公开(公告)号：MX2014012117A

公开(公告)日：2016-02-15

申请号：MX2014012117

申请日：2014-10-07

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： PARK SUNG-IK ,  KIM HEUNG-MOOK ,  KWON SUN-HYOUNG ,  HUR NAM-HO

IPC: H03M13/11

Abstract: Se describe un codificador de revisión de paridad de baja densidad (LDPC), un decodificador de LDPC y un método codificador de LDPC; el codificador de LDPC incluye una primera memoria, una segunda memoria y un procesador; la primera memoria almacena una palabra código de LDPC que tiene una longitud de 64800 y un índice de código de 3/15; la segunda memoria es inicializada a 0; el procesador genera la palabra código de LDPC que corresponde a los bits de información al realizar la acumulación con respecto a la segunda memoria al usar una secuencia que corresponde a una matriz de revisión de paridad (PCM).

公开(公告)号：MX2014012113A

公开(公告)日：2016-02-15

申请号：MX2014012113

申请日：2014-10-07

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： PARK SUNG-IK ,  KIM HEUNG-MOOK ,  KWON SUN-HYOUNG ,  HUR NAM-HO

IPC: H03M13/01 ,  G06F11/08

Abstract: Se describe un codificador de revisión de paridad de baja densidad (LDPC), un decodificador de LDPC y un método codificador de LDPC; el codificador de LDPC incluye una primera memoria, una segunda memoria y un procesador; la primera memoria almacena una palabra código de LDPC que tiene una longitud de 16200 y un índice de código de 3/15; la segunda memoria es inicializada a 0; el procesador genera la palabra código de LDPC que corresponde a los bits de información al realizar la acumulación con respecto a la segunda memoria al usar una secuencia que corresponde a una matriz de revisión de paridad (PCM).

公开(公告)号：CA2864644A1

公开(公告)日：2016-02-14

申请号：CA2864644

申请日：2014-09-25

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： PARK SUNG-IK ,  KIM HEUNG-MOOK ,  KWON SUN-HYOUNG ,  HUR NAM-HO

IPC: H04L1/22 ,  H04L1/24 ,  H04N19/89 ,  H04W80/02

Abstract: A low density parity check (LDPC) encoder, an LDPC decoder, and an LDPC encoding method are disclosed. The LDPC encoder includes first memory, second memory, and a processor. The first memory stores an LDPC codeword having a length of 64800 and a code rate of 3/15. The second memory is initialized to 0. The processor generates the LDPC codeword corresponding to information bits by performing accumulation with respect to the second memory using a sequence corresponding to a parity check matrix (PCM).

公开(公告)号：CA2864640A1

公开(公告)日：2016-02-14

申请号：CA2864640

申请日：2014-09-25

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： PARK SUNG-IK ,  KIM HEUNG-MOOK ,  KWON SUN-HYOUNG ,  HUR NAM-HO

IPC: H03M13/11 ,  H04N19/90

Abstract: A low density parity check (LDPC) encoder, an LDPC decoder, and an LDPC encoding method are disclosed. The LDPC encoder includes first memory, second memory, and a processor. The first memory stores an LDPC codeword having a length of 16200 and a code rate of 2/15. The second memory is initialized to 0. The processor generates the LDPC codeword corresponding to information bits by performing accumulation with respect to the second memory using a sequence corresponding to a parity check matrix (PCM).

公开(公告)号：CA2892166A1

公开(公告)日：2015-11-22

申请号：CA2892166

申请日：2015-05-21

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： PARK SUNG-IK ,  KWON SUN-HYOUNG ,  LIM BO-MI ,  LEE JAE-YOUNG ,  KIM HEUNG-MOOK ,  HUR NAM-HO

IPC: H03M13/11 ,  H03M13/27 ,  H04L1/00 ,  H04L27/34

Abstract: A bit interleaver, a bit-interleaved coded modulation (BICM) device and a bit interleaving method are disclosed herein. The bit interleaver includes a first memory, a processor, and a second memory. The first memory stores a low-density parity check (LDPC) codeword having a length of 16200 and a code rate of 3/15. The processor generates an interleaved codeword by interleaving the LDPC codeword on a bit group basis. The size of the bit group corresponds to a parallel factor of the LDPC codeword. The second memory provides the interleaved codeword to a modulator for 64-symbol mapping.

公开(公告)号：MX2015002226A

公开(公告)日：2015-08-19

申请号：MX2015002226

申请日：2015-02-19

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： PARK SUNG-IK ,  KIM HEUNG-MOOK ,  KWON SUN-HYOUNG ,  HUR NAM-HO ,  LEE JAE-YOUNG

IPC: H03M13/21 ,  H03M13/05

Abstract: En la presente descripción se describe un entrelazador de bits, un dispositivo de modulación codificada de bits entrelazados (BICM) y un método de entrelazado de bits; el entrelazador de bits incluye una primera memoria, un procesador y una segunda memoria; la primera memoria almacena una palabra código de revisión de paridad de baja densidad (LDPC) que tiene una longitud de 64800 y un índice de código de 5/15; el procesador genera una palabra código entrelazada al entrelazar la palabra código de LDPC con un criterio de grupo de bits; el tamaño del grupo de bits corresponde a un factor paralelo de la palabra código de LDPC; la segunda memoria proporciona la palabra código entrelazada a un modulador para mapeo de 64 símbolos.

公开(公告)号：CA2880594A1

公开(公告)日：2015-07-29

申请号：CA2880594

申请日：2015-01-28

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： PARK SUNG-IK ,  KWON SUN-HYOUNG ,  LEE JAE-YOUNG ,  KIM HEUNG-MOOK ,  HUR NAM-HO

IPC: H03M13/11 ,  H03M13/27 ,  H04L1/24 ,  H04L27/20

Abstract: A bit interleaver, a bit-interleaved coded modulation (BICM) device and a bit interleaving method are disclosed herein. The bit interleaver includes a first memory, a processor, and a second memory. The first memory stores a low-density parity check (LDPC) codeword having a length of 64800 and a code rate of 7/15. The processor generates an interleaved codeword by interleaving the LDPC codeword on a bit group basis. The size of the bit group corresponds to a parallel factor of the LDPC codeword. The second memory provides the interleaved codeword to a modulator for quadrature phase shift keying (QPSK) modulation.

公开(公告)号：AT484132T

公开(公告)日：2010-10-15

申请号：AT03781076

申请日：2003-12-30

Applicant: KOREA ELECTRONICS TELECOMM

Inventor： YUN KUG-JIN ,  AHN CHUNG-HYUN ,  KANG HOON-JONG ,  HUR NAM-HO ,  CHO SUK-HEE ,  LEE SOO-IN

IPC: H04L12/56 ,  A63J5/00 ,  A63J17/00 ,  A63J25/00 ,  A63J99/00 ,  H04N7/52

Abstract: Provided is a five sensory data synchronizing and transmitting apparatus and method, and an actual-feeling multimedia data providing system and method using the same. The five sensory data synchronizing and transmitting apparatus and method forms packets by describing vibration, an odor and a taste expressed in video/audio based on touch, odor and taste data descriptors and synchronizes the touch/odor/taste packets with video/audio packets on a frame basis; and then, the actual-feeling multimedia data providing system and method demultiplexes the received packets transmitted from the five sensory data synchronizing and transmitting apparatus into video data, audio data, touch data, odor data and taste data and transmits them to corresponding devices to thereby provide a user with an actual-feeling multimedia service.