公开(公告)号：FR3113186B1

公开(公告)日：2022-10-21

申请号：FR2007956

申请日：2020-07-28

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE

IPC: H01L29/66

Abstract: Point mémoire La présente description concerne un point mémoire (Mem15, Mem35, Mem17, Mem37) comportant une structure (Z15, Z35, Z17, Z37) de type Z2-FET comprenant deux grilles avant (313, 315, 319, 321) espacées d'une distance inférieure à 40 % de la largeur des grilles avant. Figure pour l'abrégé : Fig. 5

公开(公告)号：FR3113186A1

公开(公告)日：2022-02-04

申请号：FR2007956

申请日：2020-07-28

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE

IPC: H01L29/66

Abstract: Point mémoire La présente description concerne un point mémoire (Mem15, Mem35, Mem17, Mem37) comportant une structure (Z15, Z35, Z17, Z37) de type Z2-FET comprenant deux grilles avant (313, 315, 319, 321) espacées d'une distance inférieure à 40 % de la largeur des grilles avant. Figure pour l'abrégé : Fig. 5

公开(公告)号：FR3098984A1

公开(公告)日：2021-01-22

申请号：FR1908042

申请日：2019-07-17

Applicant: ST MICROELECTRONICS SA

Inventor： BEDECARRATS THOMAS ,  GALY PHILIPPE

IPC: H01L21/762 ,  H01L27/10

Abstract: Circuit intégré, comprenant, dans et sur un substrat semiconducteur du type silicium sur isolant, des rangées (TRKn, TRKn+1) s’étendant selon une direction (DR1) et comportant chacune des transistors MOS complémentaires (TRN, TRP) et les régions associées de prises de contact (NNCT, PNCT) permettant une polarisation de la grille arrière de ces transistors, tous les transistors (TRN, TRP) et lesdites régions associées de prises de contact (NNCT, PNCT) d’une même rangée étant mutuellement isolés par une première tranchée d’isolation (DTI1), et chaque rangée étant bordée sur ses deux bords parallèles à ladite direction (DR1) par deux deuxièmes tranchées d’isolation (STI1, STI2) moins profondes que la première tranchée (DTI1). Figure pour l’abrégé : Fig 4

公开(公告)号：FR3087290A1

公开(公告)日：2020-04-17

申请号：FR1859560

申请日：2018-10-16

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  LETHIECQ RENAN

IPC: G11C17/16 ,  G11C17/08 ,  G11C17/18

Abstract: La présente description concerne un transistor MOS (10) dans lequel la résistivité de la région de source et/ou de drain (12) est apte à être augmentée de façon irréversible par application d'un courant électrique entre deux contacts (12C-A, 12C-B) de ladite région (12).

公开(公告)号：FR3086405A1

公开(公告)日：2020-03-27

申请号：FR1858656

申请日：2018-09-24

Applicant: ST MICROELECTRONICS SA

Inventor： LETHIECQ RENAN ,  GALY PHILIPPE

IPC: G05F3/24 ,  G01K7/01

Abstract: Le dispositif électronique comprend un module (3) ayant une borne de sortie (BS), configuré pour délivrer sur ladite borne de sortie (BS) une tension de sortie (Vout) à coefficient de température positif, et comportant un thermistor (4) ayant un premier transistor MOS (T1) configuré pour fonctionner en mode faible inversion et avoir une résistance drain-source à coefficient de température négatif et dont la source (S1) est couplée à ladite borne de sortie (BS), et une source de courant (5) couplée à la borne de sortie (BS) et configurée pour imposer le courant drain-source (Idsl) du premier transistor (T1).

公开(公告)号：FR3064384B1

公开(公告)日：2019-05-03

申请号：FR1752384

申请日：2017-03-23

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: G06N3/02 ,  H01L21/8232

Abstract: Dispositif intégré de neurone artificiel comportant un bloc réfractaire (3) configuré pour inhiber le bloc intégrateur (1) durant une durée d'inhibition après ladite délivrance d'au moins un signal de sortie (Si) par le bloc générateur (2), le bloc réfractaire (3) comportant un premier transistor MOS (Ts1) couplé entre la borne d'entrée (BE) et la borne de référence (BR) et dont la grille (Gs1) est connectée à ladite borne de sortie (BS) par l'intermédiaire d'un deuxième transistor MOS (Ts2) dont une première électrode (Ds2) est couplée à ladite borne d'alimentation (BV) et dont la grille (Gs2) est couplée à la borne de sortie (BS), le bloc réfractaire (3) comportant en outre un circuit résistif-capacitif couplé entre la borne d'alimentation (BV), la borne de référence (BR) et la grille du deuxième transistor MOS (Ts2), ladite durée d'inhibition dépendant de la constante de temps dudit circuit résistif-capacitif.

公开(公告)号：FR3048304B1

公开(公告)日：2019-03-15

申请号：FR1651576

申请日：2016-02-25

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE

IPC: H01L21/8232 ,  H01L29/739

Abstract: L'invention concerne une puce électronique comprenant des transistors MOS de type SOI sur isolant (TA, TB, TC) disposés sur des premiers caissons adaptés à être polarisés (52A, 52B, 52C), tous dopés d'un premier type de conductivité, chaque premier caisson incluant sous l'isolant de chaque transistor une région de grille arrière (68A, 68B, 68C) dopée plus fortement que le premier caisson, les premiers caissons étant disjoints et inclus dans un deuxième caisson adapté à être polarisé (54), dopé d'un deuxième type de conductivité.

公开(公告)号：FR3057394A1

公开(公告)日：2018-04-13

申请号：FR1661085

申请日：2016-11-16

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  ATHANASIOU SOTIRIOS

IPC: H01L23/60 ,  H01L27/02

Abstract: Le dispositif de protection est réalisé dans et sur un film semi-conducteur (1) situé sur une couche isolante enterrée (2) elle-même située au-dessus d'un caisson semi-conducteur (3). Il comprend une première borne (B1) et une deuxième borne (B2), au moins un module (MD1) comportant au moins un transistor MOS (TR) connecté entre la première borne (B1) et la deuxième borne (B2) et ayant sa région de grille (G), son substrat (B) et ledit caisson (3) électriquement couplés, au moins un circuit résistif-capacitif (RC) configuré pour rendre passant le transistor MOS (TR) lors de l'apparition d'une décharge électrostatique sur la première borne (B1) ou sur la deuxième borne (B2), ledit au moins un circuit résistif-capacitif (RC) possédant une partie commune avec l'une au moins des régions de source, de grille et de drain du transistor et comportant un élément capacitif et un élément résistif, une première électrode de l'élément capacitif comportant l'élément résistif et une deuxième électrode de l'élément capacitif comportant au moins une portion du film semi-conducteur (1).

公开(公告)号：FR3048304A1

公开(公告)日：2017-09-01

申请号：FR1651576

申请日：2016-02-25

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE

IPC: H01L21/8232 ,  H01L29/739

Abstract: L'invention concerne une puce électronique comprenant des transistors MOS de type SOI sur isolant (TA, TB, TC) disposés sur des premiers caissons adaptés à être polarisés (52A, 52B, 52C), tous dopés d'un premier type de conductivité, chaque premier caisson incluant sous l'isolant de chaque transistor une région de grille arrière (68A, 68B, 68C) dopée plus fortement que le premier caisson, les premiers caissons étant disjoints et inclus dans un deuxième caisson adapté à être polarisé (54), dopé d'un deuxième type de conductivité.

公开(公告)号：FR3001085A1

公开(公告)日：2014-07-18

申请号：FR1350323

申请日：2013-01-15

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BOURGEAT JOHAN

IPC: H01L23/60 ,  H01L29/74 ,  H01L29/744

Abstract: Circuit intégré, réalisé sur un substrat massif semiconducteur dans une technologie CMOS donnée, comprenant un dispositif semiconducteur de protection contre des décharges électrostatiques comportant un doublet de thyristors à gâchettes flottantes (THi1, THi2) connectés en parallèle et tête-bêche, chaque thyristor comportant une paire de régions d'électrodes, les deux thyristors ayant respectivement deux gâchettes distinctes (CSi1, CSi2) et une région semiconductrice de gâchette commune (SB), le produit des gains en courant des deux transistors de chaque thyristor étant supérieur à 1, et chaque région d'électrode de l'un au moins des thyristor ayant une dimension (W1a, W1b)), comptée perpendiculairement à la direction d'espacement (DES) des deux électrodes de la paire correspondante, ajustée de façon à conférer audit thyristor une tension de déclenchement intrinsèque inférieure à la tension de claquage d'un transistor à protéger et réalisé dans ladite technologie CMOS.