公开(公告)号：KR1020060128567A

公开(公告)日：2006-12-14

申请号：KR1020050050108

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  박일한 ,  김태훈

IPC: H01L27/115

CPC classification number: G11C16/0483 ,  H01L27/115 ,  G11C16/0408

Abstract: A NAND-type flash memory array and an operating method thereof are provided to reduce program disturbance by using a body biasing contact region connected to an active region on a lower portion of a side of a second select gate line. At least one bit line(B/L0,B/L1) is formed on an SOI substrate. A first select transistor, plural memory cells, and a second select transistor are serially connected to each bit line by their geared sources and drains. The source of the second select transistor is electrically connected to a common source line(CSL) vertically arranged to the bit line. A gate of the first select transistor and a gate of the second select transistor are respectively connected to a first select gate line(SSL) and a second select gate line(GSL) arranged to be crossed with the bit line. Gates of the memory cells are respectively connected to plural word lines(W/L0,W/L1) arranged to be crossed with the bit line. A body biasing contact region(BBC) is connected to an active region on a lower portion of a side of the second select gate line.

Abstract translation: 提供NAND型闪速存储器阵列及其操作方法以通过使用与第二选择栅极线的一侧的下部的有源区连接的主体偏置接触区域来减少编程干扰。 在SOI衬底上形成至少一个位线（B / L0，B / L1）。 第一选择晶体管，多个存储单元和第二选择晶体管通过其齿轮源和排水管串联连接到每个位线。 第二选择晶体管的源极电连接到垂直地布置到位线的公共源极线（CSL）。 第一选择晶体管的栅极和第二选择晶体管的栅极分别连接到布置成与位线交叉的第一选择栅极线（SSL）和第二选择栅极线（GSL）。 存储单元的门分别连接到布置成与位线交叉的多个字线（W / L0，W / L1）。 主体偏置接触区域（BBC）连接到第二选择栅线的一侧的下部的有源区域。

公开(公告)号：KR100603721B1

公开(公告)日：2006-07-24

申请号：KR1020050050107

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  김태훈 ,  박일한

IPC: H01L21/336

Abstract: 본 발명은 SOI 기판 상에 직렬 연결된 소자의 바디 바이어싱 구조에 관한 것으로, 공통 소스/드레인 영역의 정션 깊이를 얕게 만듦으로써, 통상적인 벌크 MOSFET처럼 하나의 바디 바이어싱 콘택만으로도 여러 개의 소자에 대해 바디 바이어싱을 가능하게 하여 SOI 기판의 플로팅 바디 효과(floating body effect)를 제거하는 효과가 있다.
SOI, 바디, 바이어스, 플로팅

Abstract translation: 本发明涉及在SOI衬底上串联连接的元件的体偏置结构，并且通过使公共源极/漏极区域的结深度浅，可以提供一种体 从而实现偏置并消除SOI衬底的浮体效应。

公开(公告)号：KR100474850B1

公开(公告)日：2005-03-11

申请号：KR1020020071042

申请日：2002-11-15

Applicant: 삼성전자주식회사 ,  대한민국(서울대학교 총장)

Inventor： 김정우 ,  박병국 ,  이종덕 ,  이용규

IPC: H01L27/115

CPC classification number: H01L29/7926 ,  G11C11/5628 ,  H01L21/28282 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/7923

Abstract: 수직 채널을 가지는 SONOS 메모리 및 그 제조방법이 개시된다. 개시된 수직 채널을 가지는 SONOS 메모리는, 기판과, 기판 상에 적층되는 제1절연층과, 제1절연층의 상면에 소정 형태로 패터닝되며 소정 간격 이격된 소스 및 드레인 전극을 포함하는 반도체층과, 반도체층의 상면에서 소스 및 드레인 전극 사이에 위치하는 제2절연층과, 반도체층의 소스 및 드레인 전극 사이의 측면과 제2절연층의 측면 및 상면에 증착되며 전자 이동 채널과 전자 저장막을 포함하는 메모리층 및, 메모리층의 표면에 증착되어 메모리층의 전자 이동을 조절하는 게이트 전극을 구비한다. 채널폭을 감소시켜 고집적의 대용량 메모리를 구현할 수 있다.

公开(公告)号：KR1020030092324A

公开(公告)日：2003-12-06

申请号：KR1020020029956

申请日：2002-05-29

Applicant: 삼성전자주식회사

Inventor： 박완준 ,  이택동 ,  박병국 ,  김태완 ,  송이헌 ,  박상진

IPC: G11C11/15

CPC classification number: H01L27/228 ,  B82Y10/00

Abstract: PURPOSE: A magnetic resistance RAM and a method for manufacturing the same are provided to drastically improve the magnetic resistance ratio of the semiconductor memory device of the magnetic resistance RAM by using an aluminum-hafnium-oxide as a barrier layer, thereby improving the reliability of the barrier layer. CONSTITUTION: A magnetic resistance RAM includes a lower electrode(141), a first magnetic layer(142), a barrier layer(143), a second magnetic layer(144), a top electrode(145), a second gate(130) and a bitline(150). The lower electrode(141) is connected to the source junction and the first magnetic layer(142) is formed on the top of the lower electrode(141). The barrier layer(143) made of an insulating layer consisting of an aluminum and a hafnium. The second magnetic layer(144) is formed on top of the barrier layer corresponding to the first magnetic layer(142) and the top electrode(145) is formed on the second magnetic layer(144). The second gate(130) inserted between the first gate(120) and the lower electrode(141) for controlling the magnetic information among the first and the second magnetic layers(141,144). And, the bitline(150) is electrically connected to the top electrode(145) with vertically crossing to the first gate(120).

Abstract translation: 目的：提供磁阻RAM及其制造方法，通过使用铝 - 铪氧化物作为阻挡层，显着提高磁阻RAM的半导体存储元件的磁阻比，从而提高 阻挡层。 构成：磁阻RAM包括下电极（141），第一磁性层（142），阻挡层（143），第二磁性层（144），顶电极（145），第二栅极（130） 和一个位线（150）。 下电极141连接到源极结，第一磁性层142形成在下部电极141的顶部。 由由铝和铪组成的绝缘层制成的阻挡层（143）。 第二磁性层（144）形成在对应于第一磁性层（142）的阻挡层的顶部上，顶部电极（145）形成在第二磁性层（144）上。 插入在第一栅极（120）和下部电极（141）之间的第二栅极（130），用于控制第一和第二磁性层（141,144）中的磁信息。 并且，位线（150）与顶部电极（145）电连接，垂直于第一栅极（120）。