公开(公告)号：KR100889361B1

公开(公告)日：2009-03-18

申请号：KR1020060100947

申请日：2006-10-17

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L29/66833 ,  H01L29/7926

Abstract: 전자 주입 효율이 증가하고, 고집적도에 유리한 메모리 소자 및 이의 제조 방법이 제공된다. 메모리 소자는 바닥부, 및 바닥부로부터 수직하게 돌출되어 있는 수직부를 포함하되, 수직부는 경계단을 중심으로 상부에 위치하는 제1 수직부, 및 하부에 위치하며, 제1 수직부보다 폭이 크고, 제1 수직부의 외측으로 돌출되어 있는 제2 수직부를 포함하는 반도체 기판, 제1 수직부의 외측 및 경계단의 상부에 위치하는 전하 트랩층, 및 바닥부의 상부 및 제2 수직부와 전하 트랩층의 외측에 위치하는 컨트롤 게이트 전극을 포함한다.
플래쉬 메모리 소자, 수직부, 전자 주입 효율, 자기 정렬

公开(公告)号：KR100842923B1

公开(公告)日：2008-07-03

申请号：KR1020070022550

申请日：2007-03-07

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 고형수 ,  박병국 ,  홍승범 ,  박철민 ,  최우영 ,  김종필 ,  송재영 ,  김상완

IPC: G11B9/14 ,  G11B9/02

CPC classification number: H01L29/7834 ,  B82Y10/00 ,  G11B9/1409 ,  H01L21/28123 ,  H01L29/66636

Abstract: A method of manufacturing an enhancement semiconductor probe and an information storage device using the same are provided to reduce a process variable in device performance and to increase reliability of mass production by anisotropic-wet-etching a silicon substrate using side-walls. A method of manufacturing an enhancement semiconductor probe comprises the steps of: forming a first etching mask pattern(110a) on a silicon substrate(100c) to form a tip part of the probe in a first direction and forming side-wall areas at two sides of the first etching mask pattern; anisotropic-etching the silicon substrate to form two inclined surfaces of the probe; forming source and drain areas(160,170,180,190) on the silicon substrate by injecting dopants, using the side-wall area as masks, and removing the side-wall areas; removing the first etching mask pattern; forming a second etching mask pattern to form a tip part of the probe in a second direction; forming space layers at two sides of the second etching mask pattern; and etching the silicon substrate by photographing and etching processes and removing the space layers.

Abstract translation: 提供一种制造增强半导体探针的方法和使用其的信息存储装置，以减少器件性能中的工艺变量，并且通过使用侧壁对硅衬底进行各向异性湿蚀刻来提高批量生产的可靠性。 一种制造增强型半导体探针的方法包括以下步骤：在硅衬底（100c）上形成第一蚀刻掩模图案（110a），以在第一方向上形成探针的尖端部分，并在两侧形成侧壁区域 的第一蚀刻掩模图案; 各向异性蚀刻硅衬底以形成探针的两个倾斜表面; 通过注入掺杂剂在硅衬底上形成源极和漏极区域（160,170,180,190），使用侧壁区域作为掩模，并去除侧壁区域; 去除第一蚀刻掩模图案; 形成第二蚀刻掩模图案以在第二方向上形成探针的末端部分; 在第二蚀刻掩模图案的两侧形成空间层; 并通过拍摄和蚀刻工艺蚀刻硅衬底并去除空间层。

公开(公告)号：KR100663977B1

公开(公告)日：2007-01-02

申请号：KR1020050009846

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115 ,  H01L21/314

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NOR

公开(公告)号：KR1020060089261A

公开(公告)日：2006-08-09

申请号：KR1020050009845

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

CPC classification number: H01L29/66833 ,  H01L21/265 ,  H01L21/28282 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NAND

公开(公告)号：KR1020060089260A

公开(公告)日：2006-08-09

申请号：KR1020050009844

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

CPC classification number: H01L21/823892 ,  H01L21/041 ,  H01L21/2652

Abstract: 본 발명은 액티브 영역에 다층의 도핑층을 갖는 소노스(SONOS) 형태의 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 다중 유전층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치

公开(公告)号：KR100855992B1

公开(公告)日：2008-09-02

申请号：KR1020070032517

申请日：2007-04-02

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  이길성

IPC: H01L27/115

CPC classification number: H01L21/28282 ,  H01L21/28132 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/1037 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/66787 ,  H01L29/7887 ,  H01L29/7923 ,  H01L29/7926 ,  H01L27/2463

Abstract: A non-volatile memory transistor including an active pillar having a sloped sidewall, a non-volatile memory array having the same, and a method for fabricating the same are provided to reduce power consumption by improving program efficiency. An active pillar(P) is protruded from a semiconductor substrate(10). The active pillar includes a sloped sidewall formed continuously from a surface of the semiconductor substrate. A gate electrode is formed to surround the sloped sidewall of the active pillar. An electric charge storage layer(23) is inserted between the active pillar and the gate electrode. A drain region(10d) is formed in an inside of an upper region of the active pillar. A source region(10s) is formed in the inside of the semiconductor substrate adjacent to a lower region of the active pillar.

Abstract translation: 提供了包括具有倾斜侧壁的有源支柱，具有其的非易失性存储器阵列及其制造方法的非易失性存储器晶体管，以通过提高程序效率来降低功耗。 活性柱（P）从半导体衬底（10）突出。 活性柱包括从半导体衬底的表面连续形成的倾斜侧壁。 栅电极形成为围绕有源支柱的倾斜侧壁。 电荷存储层（23）插入有源柱和栅电极之间。 漏极区域（10d）形成在有源支柱的上部区域的内部。 源极区域（10s）形成在与活性柱的下部区域相邻的半导体衬底的内部。

公开(公告)号：KR1020080034685A

公开(公告)日：2008-04-22

申请号：KR1020060100947

申请日：2006-10-17

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L29/66833 ,  H01L29/7926 ,  H01L21/28282 ,  H01L21/31144

Abstract: An NVM(non-volatile memory) device is provided to improve electron injection efficiency by making the injection direction of electrons passing through the bottom surface of a charge trap layer have the transfer direction of electrons. A semiconductor substrate(104) includes a bottom part(104c) and a vertical part vertically protruding from the bottom part. The vertical part includes first and second vertical parts(104a,104b). A first vertical part is positioned in the upper part of the semiconductor substrate with respect to a boundary step. The second vertical part is positioned under the first vertical part, greater in width than the first vertical part and protruding to the outside of the first vertical part. A charge trap layer(134) is positioned outside the first vertical part and on the boundary step. A control gate electrode(150) is positioned on the bottom part and outside the second vertical part and the charge trap layer. A first insulation layer(124) can be interposed between the semiconductor substrate and the charge trap layer. A second insulation layer(144) can be interposed between the semiconductor substrate and the control gate electrode.

Abstract translation: 提供NVM（非易失性存储器）器件以通过使通过电荷陷阱层的底表面的电子的注入方向具有电子的传输方向来提高电子注入效率。 半导体衬底（104）包括底部（104c）和从底部垂直突出的垂直部分。 垂直部分包括第一和第二垂直部分（104a，104b）。 相对于边界步骤，第一垂直部分位于半导体衬底的上部。 第二垂直部分位于第一垂直部分下方，宽度大于第一垂直部分并且突出到第一垂直部分的外侧。 电荷捕获层（134）位于第一垂直部分的外侧和边界台阶上。 控制栅电极（150）位于第二垂直部分和电荷陷阱层的底部和外部。 第一绝缘层（124）可以插入在半导体衬底和电荷陷阱层之间。 可以在半导体衬底和控制栅电极之间插入第二绝缘层（144）。

公开(公告)号：KR100735929B1

公开(公告)日：2007-07-06

申请号：KR1020050050108

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  박일한 ,  김태훈

IPC: H01L27/115

CPC classification number: G11C16/0483 ,  H01L27/115

Abstract: 본 발명은 SOI 기판에서 얕은 정션 깊이를 갖는 NAND형 플래시 메모리 어레이 및 그 동작 방법에 관한 것으로, 메모리 셀의 채널이 켜질 때 바디 영역이 완전히 공핍되도록 얇게 제작된 SOI 기판 위에 얕은 정션을 갖는 메모리 셀로 NAND형 플래시 메모리 어레이를 구성함으로써, 리드 동작 시의 성능 향상은 물론, SOI구조에서 이레이즈 동작이 가능하도록 하며, 프로그램 동작 시에 종래의 NAND형 플래시 메모리 어레이에서 사용되던 높은 V
PASS 전압 대신 낮은 V
PASS 전압 사용을 가능하게 하여 종래 보다 프로그램 간섭(disturbance)을 효과적으로 줄이는 방법을 제공한다.
SOI, NAND, 플래시, 메모리, 어레이, 동작

公开(公告)号：KR100715228B1

公开(公告)日：2007-05-04

申请号：KR1020050052757

申请日：2005-06-18

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  이정훈

IPC: H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/1033 ,  H01L29/4232 ,  H01L29/66833 ,  H01L29/7854

Abstract: 본 발명은 종래 평면형 소노스 소자의 다중 유전층(ONO층)을 원통형 등과 같은 곡면 구조로 바꾼 새로운 구조의 소노스 메모리 소자와 그 제조방법을 제공하며, 본 발명에 의한 소노스 메모리 소자는 블로킹 산화막 상부의 곡률반경을 터널 산화막 하부의 곡률반경보다 크게함으로써, 이레이즈시 블로킹 산화막을 통과하는 전자의 백-터널링을 억제하여 메모리의 이레이즈 속도를 개선한 효과가 있다.
SONOS, ONO, 메모리, 소자, 곡면

公开(公告)号：KR1020060132418A

公开(公告)日：2006-12-21

申请号：KR1020050052757

申请日：2005-06-18

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  이정훈

IPC: H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/1033 ,  H01L29/4232 ,  H01L29/66833 ,  H01L29/7854 ,  H01L21/823437

Abstract: An SONOS(Silicon Oxide Nitride Oxide Silicon) memory device and its manufacturing method are provided to restrain electrons from penetrating through a blocking oxide layer in an erase operation and to improve an erase rate of memory by obtaining a cylinder type curved structure from a multi-dielectric film using a curved upper portion of an active region. A semiconductor substrate(100) includes an active region(120a) with a curved upper portion and a field region(200). Source/drain regions are spaced apart from each other on the active region. A multi-dielectric film(300) is formed along an upper surface of the active region. The multi-dielectric film is composed of a first oxide layer(320), a nitride layer(340) and a second oxide layer(360). A gate(400) is formed on the multi-dielectric film to enclose the second oxide layer.

Abstract translation: 提供了一种SONOS（氧化硅氮化物硅）存储器件及其制造方法，以在擦除操作中抑制电子穿过阻塞氧化物层，并通过从多层结构获得圆柱型弯曲结构，提高存储器的擦除率， 使用活性区域的弯曲上部的介电膜。 半导体衬底（100）包括具有弯曲上部和场区（200）的有源区（120a）。 源极/漏极区域在有源区域上彼此间隔开。 沿着有源区的上表面形成多介质膜（300）。 多介质膜由第一氧化物层（320），氮化物层（340）和第二氧化物层（360）组成。 在多电介质膜上形成栅极（400）以包围第二氧化物层。