公开(公告)号：KR100584783B1

公开(公告)日：2006-05-30

申请号：KR1020050015224

申请日：2005-02-24

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  신유균 ,  강상범

IPC: H01L21/20

Abstract: 기판 상에 복합막을 형성하는 방법에서, 상기 복합막은 제1유전막과 제2유전막을 포함한다. 하프늄 산화물 또는 하프늄 실리콘 산화물을 포함하는 제1유전막은 원자층 증착을 통해 상기 기판 상에 형성되며, 하프늄 질화물을 포함하는 제2유전막은 원자층 증착을 통해 상기 제1유전막 상에 형성된다. 상기 복합막 내의 질소 프로파일은 상기 제1유전막의 두께와 상기 제2유전막의 두께를 조절함으로써 용이하게 조절될 수 있다. 따라서, 상기 복합막이 게이트 구조물 또는 커패시터와 같은 반도체 장치에 적용될 경우, 상기 복합막을 통한 불순물의 침투 및 누설 전류를 효과적으로 억제할 수 있으며, 이에 따라 상기 반도체 장치의 전기적 특성이 향상될 수 있다.

Abstract translation: 在基板上形成复合膜的方法中，复合膜包括第一电介质膜和第二电介质膜。 通过原子层沉积在所述基板上形成有含有第一介电层氧化铪或铪硅氧化物，形成通过原子层沉积在第一介电层上设置含有氮化铪的第二介电层。 通过调整第一介电层的厚度和第二介电层的厚度可以容易地控制复合膜中的氮分布。 因此，当将复合膜应用于诸如栅极结构或电容器的半导体器件时，可以有效地抑制杂质渗透和漏电流穿过复合膜，由此改善半导体器件的电特性。

公开(公告)号：KR100396879B1

公开(公告)日：2003-09-02

申请号：KR1020000046615

申请日：2000-08-11

Applicant: 삼성전자주식회사

Inventor： 조학주 ,  안형근

IPC: H01L27/108

CPC classification number: H01L27/11502 ,  H01L28/55

Abstract: A dielectric region, such as a ferroelectric dielectric region of an integrated circuit capacitor, is protected by a multi-layer insulation structure including a first relatively thin insulation layer, e.g., an aluminum oxide or other metal oxide layer, and a second, thicker insulating layer, e.g., a second aluminum oxide or other metal oxide layer. Before formation of the second insulation layer, the first insulation layer and the dielectric preferably annealed, which can increase a remnant polarization of the dielectric region. The first insulation layer can serve as a hydrogen diffusion barrier during formation of the second insulation layer and other overlying structures. In this manner, degradation of the dielectric can be reduced. Devices and fabrication methods are discussed.

Abstract translation: 诸如集成电路电容器的铁电电介质区的电介质区域由多层绝缘结构保护，该多层绝缘结构包括第一相对较薄的绝缘层，例如氧化铝或其他金属氧化物层，以及第二较厚的绝缘层 层，例如第二氧化铝或其他金属氧化物层。 在形成第二绝缘层之前，第一绝缘层和电介质优选退火，这可以增加电介质区域的剩余极化。 第一绝缘层可以在形成第二绝缘层和其他覆盖结构期间用作氢扩散阻挡层。 以这种方式，可以降低电介质的劣化。 讨论装置和制造方法。

公开(公告)号：KR100370235B1

公开(公告)日：2003-01-30

申请号：KR1019990065074

申请日：1999-12-29

Applicant: 삼성전자주식회사

Inventor： 이용탁 ,  조학주 ,  김영관

IPC: H01L27/105

Abstract: PURPOSE: A semiconductor memory device including a capacitor protection layer is to provide a capacitor protection layer and/or a material layer for low resistance contact which prevents a capacitor dielectric from being degraded by impurity diffusion. CONSTITUTION: A capacitor includes a storage electrode(122), a plate electrode(126) and a capacitor dielectric layer(124) inserted between the storage electrode and the plate electrode. A multi encapsulating layer(EL) includes a material layer composed of at least two different insulating materials, surrounding the entire surface of the capacitor. An insulating layer is formed on the multi encapsulating layer. A metal contact(136) penetrates the multi encapsulating layer and the insulating layer to contact the plate electrode.

Abstract translation: 目的：包括电容器保护层的半导体存储器件将提供用于低电阻接触的电容器保护层和/或材料层，其防止电容器电介质由于杂质扩散而劣化。 构成：电容器包括插入在存储电极和平板电极之间的存储电极（122），平板电极（126）和电容器介电层（124）。 多封装层（EL）包括围绕电容器的整个表面的由至少两种不同的绝缘材料构成的材料层。 在多封装层上形成绝缘层。 金属触点（136）穿透多重封装层和绝缘层以接触平板电极。

公开(公告)号：KR1020010086689A

公开(公告)日：2001-09-15

申请号：KR1020000010385

申请日：2000-03-02

Applicant: 삼성전자주식회사

Inventor： 조학주

IPC: H01L27/105

Abstract: PURPOSE: A manufacturing method of a capacitor with a ferroelectric layer is provided to be capable of preventing the characteristic of the ferroelectric layer from being degraded during an etching process for forming the capacitor. CONSTITUTION: First, a lower electrode(50a) connected to a substrate(40) is formed on the substrate(40). Then, a ferroelectric layer(52) is formed on the lower electrode. Next, an upper electrode(54a) is formed on the ferroelectric layer(52). Then, a resultant having the upper electrode formed is patterned. Finally, the patterned resultant is exposed to vapor to be annealed. Further, the resultant having the ferroelectric layer formed may be exposed to vapor to be annealed. In addition, the patterned resultant is annealed under oxygen atmosphere before exposed to vapor.

Abstract translation: 目的：提供具有铁电层的电容器的制造方法，以能够防止在用于形成电容器的蚀刻工艺期间铁电层的特性降低。 构成：首先，在基板（40）上形成与基板（40）连接的下部电极（50a）。 然后，在下部电极上形成铁电体层52。 接着，在强电介质层52上形成上电极54a。 然后，形成具有形成上部电极的结果。 最后，将图案化的结果物暴露于蒸汽进行退火。 此外，形成有铁电层的结果可能被暴露于待退火的蒸气中。 此外，图案化的结果在暴露于蒸汽之前在氧气氛下退火。

公开(公告)号：KR100230418B1

公开(公告)日：1999-11-15

申请号：KR1019970014195

申请日：1997-04-17

Applicant: 삼성전자주식회사

Inventor： 박영소 ,  이상인 ,  황철성 ,  황두섭 ,  조학주

IPC: H01L27/108

CPC classification number: H01L28/60 ,  H01L21/76882

Abstract: 개구부를 매립하는 백금족 금속층 형성방법과, 이를 커패시터 제조에 적용하여, 산소 확산에 의해 발생되는 스토리지 전극의 접촉불량이 방지되고, 스토리지 전극 형성이 용이한 커패시터 제조방법에 관하여 개시하고 있다. 스토리지 콘택홀과 같은 개구부가 형성된 반도체 기판 상에, 백금족 금속층을 약 1000Å∼2000Å 정도의 두께로 형성한다. 이 백금족 금속층에 약 650℃ 이상의 열을 가하여 리플로우시킴으로써 개구부를 매립한다.

公开(公告)号：KR100168339B1

公开(公告)日：1998-12-15

申请号：KR1019950013697

申请日：1995-05-29

Applicant: 삼성전자주식회사

Inventor： 조학주 ,  황철성 ,  강호규 ,  이문용

IPC: H01L27/108 ,  H01L21/8242

Abstract: 신규한 반도체장치의 커패시터 제조방법이 개시되어 있다. 반도체기판 상에 절연막을 형성한 후, 상기 절연막을 식각하여 기판의 소정부위를 노출시키는 콘택홀을 형성한다. 결과물 상에 장벽층을 형성한 후, 그 위에 물질층 패턴들을 형성한다. 결과물 상에 금속전극을 형성하고, 화학기계폴리싱(CMP) 방법으로 상기 금속전극을 식각하여 물질층 패턴들 사이에만 금속전극을 남긴 다음, 상기 물질층 패턴들을 제거한다. 공정이 용이하고, 경제적인 측면에서 매우 유리하다.

公开(公告)号：KR1019980065707A

公开(公告)日：1998-10-15

申请号：KR1019970000820

申请日：1997-01-14

Applicant: 삼성전자주식회사

Inventor： 조학주

IPC: H01L21/30

Abstract: 반도체 제조장비에 대해 개시한다. 본 발명에 의한 장비는, 박막을 형성하거나 에칭할 때 필요한 가열장치를 포함하는 반응챔버의 벽에 열전냉각소자를 장착하여 이루어진 것을 특징으로 한다. 따라서, 반응챔버 벽에 직접적으로 TEC를 장착함으로써 종래에 비해 챔버의 온도조절을 정확하게 할 수 있다.

公开(公告)号：KR1019980029380A

公开(公告)日：1998-07-25

申请号：KR1019960048635

申请日：1996-10-25

Applicant: 삼성전자주식회사

Inventor： 조학주

IPC: H01L21/28

Abstract: 본 발명은 반도체 소자의 배선 및 이의 형성 방법에 대해 기재되어 있다.
상부 전극 상에 장벽층을 형성하지 않아 공정이 단순화되고 배선층을 600℃ 이상의 고온에 안정한 백금족 금속 및 이들의 전도성 산화물을 사용하여 형성함으로써 고온 열처리 공정에 따른 유전막 특성의 향상을 기대할 수 있다.

公开(公告)号：KR1019970077664A

公开(公告)日：1997-12-12

申请号：KR1019960018207

申请日：1996-05-28

Applicant: 삼성전자주식회사

Inventor： 조학주

IPC: H01L27/108

Abstract: 반도체 장치의 커패시터 및 그 제조방법에 관하여 기재되어 있다. 반도체 기판 상에 절연막을 형성하고, 상기 절연막을 부분적으로 식각하여 상기 기판 일부를 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀 내에 도전성 플러그를 형성하고, 상기 도전성 플러그를 통해 반도체 기판과 전기적으로 접속되는 베리어층 및 스토리지 전극을 형성한다. 이어서, 그 결과물 전면에 절연물을 증착한 다음 에치백하여 상기 베리어층보다 두꺼운 분리막을 형성하고, 상기 분리막에 의해 베리어층과 격리되는 고유전물질을 이용한 유전체막을 형성한다. 따라서, 누설전류를 방지할 수 있어 고집적화된 메모리장치의 셀 커패시턴스의 확보가 용이하며, 보다 안정된 커패시터 특성을 얻을 수 있다.

公开(公告)号：KR1019970024199A

公开(公告)日：1997-05-30

申请号：KR1019950034569

申请日：1995-10-09

Applicant: 삼성전자주식회사

Inventor： 조학주

IPC: H01L27/108

Abstract: 신규한 반도체장치의 커패시터 제조방법이 개시되어 있다. 그 위에 절연막이 형성되어 있는 반도체기판 상에, 상기 기판의 소정부위를 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 제1 도전성 물질로 매립시킨다. 상기 결과물 상에 커패시터의 하부전극으로 사용될 제2 도전성 물질을 증착한 후, 평탄화 공정으로 상기 하부전극 노드를 분리시킨다. 한번의 포토마스크 공정으로 커패시터의 하부전극을 형성함으로써, 또 다른 정렬이 필요없게 되어 공정상 간단한 체계로 가져갈 수 있다.