公开(公告)号：KR101186653B1

公开(公告)日：2012-09-27

申请号：KR1020070073521

申请日：2007-07-23

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  안동호 ,  임영수 ,  하용호 ,  장준영 ,  임동원

IPC: H01L21/8247 ,  H01L27/115

Abstract: 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들을 제공한다. 상기 상변화 기억 소자들은 기판 상에 하부패턴이 구비된다. 상기 하부패턴들을 갖는 기판 상에 상기 하부패턴들과 각각 접촉하고, x축 및 y축을 갖는 상부면을 구비하는 일자형 또는 L형 하부전극들이 배치된다. 상기 하부전극들 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖는다. 상기 일자형 또는 L형은 상기 하부전극들의 상기 x축 방향 단면 모양을 나타낸다. 상기 하부전극들의 상기 상부면과 접촉하되, 상기 하부전극들 상부면의 상기 x축 및 상기 y축보다 각각 넓은 폭을 갖는 상변화 패턴들이 배치된다. 상기 상변화 패턴들 상에 상부전극들이 배치된다. 하부전극을 갖는 상변화 기억 소자들의 제조방법들 또한 제공된다.
일자형 하부전극, L형 하부전극, 한계해상도, 상변화 패턴

公开(公告)号：KR1020100099581A

公开(公告)日：2010-09-13

申请号：KR1020090018138

申请日：2009-03-03

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  조성래 ,  임동현 ,  이진일

IPC: H01L21/8247 ,  H01L21/205

CPC classification number: H01L45/1233 ,  C23C16/305 ,  C23C16/45531 ,  G11C13/0004 ,  H01L45/06 ,  H01L45/144 ,  H01L45/1616 ,  H01L45/1683

Abstract: PURPOSE: A method for forming a phase-change-material film is provided to fill a contact hole without a void by forming a conformal phase-change-material film on the sidewall of the contact hole. CONSTITUTION: A first interlayer insulating film(110) is formed on a semiconductor substrate(101). A lower electrode(112) is formed on the first interlayer insulating film. An insulating film(120) is formed on the lower electrode. An opening(122), which exposes a part of the lower electrode, is formed on the insulating film. A spacer(124) is formed on the sidewall of the opening. A phase-change-material film(130) is formed to fill the opening.

Abstract translation: 目的：提供形成相变材料膜的方法，通过在接触孔的侧壁上形成保形相变材料膜来填充没有空隙的接触孔。 构成：在半导体衬底（101）上形成第一层间绝缘膜（110）。 在第一层间绝缘膜上形成下电极（112）。 在下电极上形成绝缘膜（120）。 在绝缘膜上形成露出下部电极的一部分的开口（122）。 间隔件（124）形成在开口的侧壁上。 形成相变材料膜（130）以填充开口。

公开(公告)号：KR1020090020391A

公开(公告)日：2009-02-26

申请号：KR1020070085126

申请日：2007-08-23

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  조성래 ,  신종찬 ,  안동호 ,  박혜영 ,  고한봉 ,  박영림

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/06 ,  G11C13/0004 ,  H01L45/1233 ,  H01L45/141

Abstract: A multi-level nonvolatile memory device, a program method thereof, and a fabricating method thereof are provided to heighten the reliability of the program operation by forming a plurality of bottom electrodes on the top of the substrate. A plurality of bottom electrodes(110) are formed on a substrate(100). The first insulating layer pattern(120) comprises a plurality of first openings(122) which are formed on the top of the substrate, and open a plurality of bottom electrodes. A plurality of bottom electrode contacts(130) are formed inside the first openings and on the bottom electrodes. A plurality of phase change material patterns(140) are formed inside the plurality of first openings and on the plurality of bottom electrode contacts. A plurality of upper electrode contacts(150) are formed on a plurality of phase change material patterns. The second insulating layer pattern(160) is formed on the first insulating layer pattern and the plurality of upper electrode contacts.

Abstract translation: 提供了一种多级非易失性存储器件及其编程方法及其制造方法，通过在衬底的顶部形成多个底部电极来提高编程操作的可靠性。 在基板（100）上形成多个底部电极（110）。 第一绝缘层图案（120）包括形成在基板的顶部上的多个第一开口（122），并且打开多个底部电极。 多个底部电极触点（130）形成在第一开口内部和底部电极上。 多个相变材料图案（140）形成在多个第一开口内部和多个底部电极触点上。 多个上电极触点（150）形成在多个相变材料图案上。 第二绝缘层图案（160）形成在第一绝缘层图案和多个上电极接触件上。

公开(公告)号：KR100851548B1

公开(公告)日：2008-08-11

申请号：KR1020070007133

申请日：2007-01-23

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  호리이히데키 ,  박민영 ,  김신혜

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/1658 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/008 ,  G11C2213/35 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/1683

Abstract: 상변화 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 히터 전극과 상변화 패턴 사이에 개재되고 탄소함유물질로 형성된 점착 패턴을 포함한다. 탄소함유물질로 형성된 점착 패턴에 의하여 히터 전극, 점착 패턴 및 상변화 패턴은 매우 우수한 접착력으로 결합된다. 그 결과, 상변화 기억 소자의 내구성이 향상된다.

公开(公告)号：KR1020060031490A

公开(公告)日：2006-04-12

申请号：KR1020040080546

申请日：2004-10-08

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  안형근 ,  안수진 ,  송윤종 ,  윤형주 ,  김규철

IPC: H01L27/115

CPC classification number: H01L27/2436 ,  H01L45/06 ,  H01L45/144 ,  H01L45/122

Abstract: 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는 피이. 램들 및 그 형성방법들을 제공한다. 이 피이. 램들 및 그 형성방법들은 주어진 디자인 룰을 가지고 상전이막 패턴의 상 변화를 빠른 시간내 수행시킬 수 있는 방안을 제시해준다. 이를 위해서, 상기 셀 어레이 영역 내 적어도 하나의 기준 활성 영역을 한정하는 반도체 기판을 준비한다. 상기 반도체 기판과 평행하고 기준 활성 영역의 주 표면을 지나는 수직선 상에 차례로 위치해서 다른 활성 영역들을 각각 한정하는 다른 반도체 기판들을 형성한다. 그리고, 상기 기준 활성 영역의 반도체 기판 상에 하부 셀 게이트 패턴이 배치된다. 상기 다른 활성 영역들의 다른 반도체 기판들 상에 상부 셀 게이트 패턴들을 각각 형성한다. 상기 하부 및 상부 셀 게이트 패턴들의 양 측부들에 금속 노드 플러그들이 각각 위치된다. 이때에, 상기 금속 노드 플러그들은 다른 반도체 기판들을 관통하여 반도체 기판과 접촉한다. 상기 금속 노드 플러그들 중 하나는 상전이막 패턴 아래에 위치되어서 상전이막 패턴에 전기적으로 접속된다.
활성 영역, 반도체 기판, 상전이막, 게이트.

公开(公告)号：KR100481867B1

公开(公告)日：2005-04-11

申请号：KR1020020069541

申请日：2002-11-11

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  이상우 ,  김형준

IPC: H01L27/105

CPC classification number: H01L28/75 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65

Abstract: 본 발명의 강유전체 커패시터는 지지 절연막 내에 형성된 하부전극 및 상기 하부전극의 노출된 표면을 덮는 종자 도전막을 포함한다. 상기 지지 절연막 전면 및 상기 종자 도전막 상에 강유전체막이 배치되고 상부전극이 상기 강유전체막 상에 배치된다. 상기 하부전극은 상기 종자 도전막 및 상기 지지 절연막에 의해 완전히 감싸여진다. 결과적으로, 상기 하부전극 및 강유전체막은 서로 직접적으로 접하지 않는다. 따라서, 본 발명에 따르면, 상기 종자 도전막 상에 신뢰성 있는 강유전체막질을 형성할 수 있고 또한 그 유효면적을 증가시킬 수 있다.

公开(公告)号：KR100432881B1

公开(公告)日：2004-05-22

申请号：KR1020010058560

申请日：2001-09-21

Applicant: 삼성전자주식회사

Inventor： 안형근

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/55

Abstract: A ferroelectric memory device and a method of fabricating the same are provided. The ferroelectric memory device includes at least two capacitor patterns and a plate line. Each of the capacitor patterns includes a lower electrode, a ferroelectric layer, and an upper electrode that are stacked on a semiconductor substrate. A top of the plate line is covered with an oxygen barrier layer, and a sidewall of the plate line is covered with an oxygen barrier spacer.

Abstract translation: 提供了一种铁电存储器件及其制造方法。 该铁电存储器件包括至少两个电容器图形和一个板线。 每个电容器图案包括堆叠在半导体衬底上的下电极，铁电层和上电极。 板线的顶部覆盖有氧气阻隔层，并且板线的侧壁覆盖有氧气阻隔层。

公开(公告)号：KR100407575B1

公开(公告)日：2003-12-01

申请号：KR1020010020766

申请日：2001-04-18

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  박순오

IPC: H01L27/105

CPC classification number: H01L28/65 ,  H01L27/10852 ,  H01L27/10882 ,  H01L28/57

Abstract: A FRAM having a ferroelectric capacitor comprises a cylindrical type bottom electrode. A ferroelectric film is thinly stacked over the bottom electrode, and the first portion of the top electrode formed over and conformal to the ferroelectric film. A void that is left between sidewalls of the first portion of the electrode over the ferroelectric film is then filled with fill material for a fill layer. The fill material of the fill layer is then planarized to be level with and expose an upper surface of the first portion of the top electrode. A second portion of the top electrode is then formed over the fill layer and in contact with the exposed, e.g. peripheral regions of the first portion of the electrode. The fill material of the fill layer may be formed of polysilicon, silicon oxide or other material such as another metal. Additionally, the fill layer may be formed of a fill material that has a superior gap fill capability or of a material that has a low stress relationship with respect to the capacitor's top metal.

Abstract translation: 具有铁电电容器的FRAM包括圆柱型底部电极。 铁电薄膜被薄薄地堆叠在底部电极上，并且顶部电极的第一部分形成在铁电薄膜之上并与其共形。 然后在填充层的填充材料中填充在铁电薄膜上的电极的第一部分的侧壁之间留下的空隙。 然后将填充层的填充材料平坦化以与顶部电极的第一部分的上表面齐平并且暴露出该第一部分的上表面。 然后在填充层上方形成顶电极的第二部分并与暴露的例如第一部分接触。 电极的第一部分的周边区域。 填充层的填充材料可以由多晶硅，氧化硅或诸如另一种金属的其他材料形成。 另外，填充层可以由具有优良间隙填充能力的填充材料或相对于电容器的顶部金属具有低应力关系的材料形成。

公开(公告)号：KR100314126B1

公开(公告)日：2002-04-06

申请号：KR1019940005020

申请日：1994-03-14

Applicant: 삼성전자주식회사

Inventor： 안형근 ,  이석정 ,  김광호 ,  변태수

IPC: H01L21/66

Abstract: PURPOSE: An integrated circuit having a scan test path and a test method thereof are provided to reduce test run time of an integrated circuit. CONSTITUTION: The integrated circuit includes a plurality of flip-flops(XFF1-XFF2n) where a master clock signal is simultaneously applied to each clock input terminal thereof, and a composite logic circuit(100) coupled to the flip-flops for combining each output of the flip-flops and return it to an input thereof. Each flip-flop is provided with a test mode input terminal and a normal mode input terminal. Upon applying of the test mode signal, each flip-flop outputs an input signal of the test mode input terminal in response to the clock signal to the test mode input terminal of the next flip-flop. Upon applying of the normal mode signal, each flip-flop outputs an input signal from the composite logic circuit(100) through the normal mode input terminal in response to the clock signal to the composite logic circuit. The test mode input terminal of each flip-flop is coupled to an output terminal of the previous flip-flop and the output terminal of each flip-flop is coupled to the composite logic circuit.

公开(公告)号：KR100221020B1

公开(公告)日：1999-09-15

申请号：KR1019960015912

申请日：1996-05-14

Applicant: 삼성전자주식회사

Inventor： 안형근

IPC: G06F3/14

Abstract: 본 발명은 그래픽(graphic), 비디오(Video) 및 오디오(Audio)에 관한 데이터의 처리 기능을 갖는 멀티미디어 데이터 처리 장치(an apparatus with processing multi-media data)에 관한 것으로서, 그래픽 데이터 처리부(50)에 의해 2/3차원 그래픽 데이터의 처리가 고속으로 이루어지며, MPEG 데이처 처리부(70)에 의해 MPEG 데이터의 변환/재생에 따른 포맷팅/디포멧팅이 이루어지며 이외의 변환/재생에 따른 데이터의 처리는 호스트에 의해 처리되며, 사운드 데이터 처리부(80)에 의해 사운드/미디 데이터의 처리가 이루어진다. 또한 이상의 멀티미디어 데이터 처리장치(200)는 하나의 반도체 칩에 집적되는 원칩(One Chip)의 형태로 제공될 수 있다.