公开(公告)号：KR1020040011656A

公开(公告)日：2004-02-11

申请号：KR1020020044637

申请日：2002-07-29

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  신진현 ,  최정혁

IPC: H01L29/788

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A flash memory device having an STI(Shallow Trench Isolation) structure and its manufacturing method are provided to be capable of preventing bird's beak from being generated at the edge portion of a tunnel insulating layer. CONSTITUTION: A flash memory device is provided with a semiconductor substrate(50), a plurality of trenches(58) spaced apart from each other at the inner portion of the semiconductor substrate, and an isolation pattern(68) filled in each trench and upwardly protruded from the upper surface of the semiconductor substrate. At this time, the isolation pattern has tilted sidewalls. The flash memory device further includes a tunnel insulating layer(70) formed at the upper portion of the semiconductor substrate between the isolation patterns and a floating gate pattern(72a) formed at the upper portion of the resultant structure. Preferably, the floating gate pattern encloses the tunnel insulating layer and the isolation pattern.

Abstract translation: 目的：提供具有STI（浅沟槽隔离）结构的闪存器件及其制造方法，以能够防止在隧道绝缘层的边缘部分处产生鸟嘴。 构造：闪存器件设置有半导体衬底（50），在半导体衬底的内部彼此间隔开的多个沟槽（58）以及填充在每个沟槽中的隔离图案（68）和向上 从半导体衬底的上表面突出。 此时，隔离图案具有倾斜的侧壁。 闪存器件还包括形成在隔离图案之间的半导体衬底的上部的一个隧道绝缘层（70）和形成在所得结构的上部的浮动栅极图案（72a）。 优选地，浮动栅图案包围隧道绝缘层和隔离图案。

公开(公告)号：KR1020000073972A

公开(公告)日：2000-12-05

申请号：KR1019990017600

申请日：1999-05-17

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A method for manufacturing a flash memory device is provided to prevent an isolation characteristic between adjacent memory cells from being deteriorated and to increase a coupling ratio of the memory cell, by preventing an isolation layer between the adjacent memory cells from being etched. CONSTITUTION: An isolation layer(23) defining an active region in a predetermined region of a semiconductor substrate is formed. A tunnel insulating layer(25) is formed on the active region. A plurality of floating gate patterns cross the isolation layer and active region, composed of a conductive layer pattern and a capping layer pattern, are in parallel with each other. An impurity region(31) having an opposite conductivity type to that of the semiconductor substrate is formed in the active region between the plurality of floating gate patterns. An insulating layer pattern(37) filling the region between the plurality of floating gate patterns is formed. A predetermined region of the respective floating gate pattern is selectively etched to expose the isolation layer crossing the respective floating gate patterns, so that floating gate patterns and isolated capping patterns are sequentially formed on respective active regions crossing the floating gate patterns. The isolated capping layer pattern is eliminated to expose the floating gate. A plurality of word lines are disposed on the exposed floating gate and isolation layer along the direction crossing the isolation layer and active region, insulated from the exposed floating gate by a dielectric layer between gate layers.

Abstract translation: 目的：提供一种用于制造闪速存储器件的方法，以防止相邻存储器单元之间的隔离层被蚀刻，从而防止相邻存储单元之间的隔离特性劣化并增加存储单元的耦合比。 构成：形成在半导体衬底的预定区域中限定有源区的隔离层（23）。 隧道绝缘层（25）形成在有源区上。 跨越隔离层的多个浮栅图案和由导电层图案和覆盖层图案组成的有源区彼此平行。 在多个浮置栅极图案之间的有源区域中形成具有与半导体衬底相反的导电类型的杂质区域（31）。 形成填充多个浮栅图案之间的区域的绝缘层图案（37）。 选择性地蚀刻相应浮置栅极图案的预定区域以暴露与相应浮动栅极图案交叉的隔离层，使得在与浮动栅极图案交叉的相应有源区上依次形成浮动栅极图案和隔离封装图案。 消除隔离的覆盖层图案以暴露浮动栅极。 沿着与隔离层和有源区域交叉的方向在暴露的浮置栅极和隔离层上设置多个字线，该绝缘层和有源区域通过栅极层之间的介电层与露出的浮动栅极绝缘。

公开(公告)号：KR1020000011379A

公开(公告)日：2000-02-25

申请号：KR1019990025819

申请日：1999-06-30

Applicant: 삼성전자주식회사

Inventor： 이찬조 ,  윤재선 ,  최정혁

IPC: H01L27/115

Abstract: PURPOSE: A cell manufacturing method of a flash memory device is provided to improve the reliability of the interlayer insulating layer interposed between a suspension gate and a control gate as well as to maximize the surface area of the suspension gate. CONSTITUTION: The memory cell manufacturing method comprises the steps of: forming a device separation layer(53) onto the surface of a semiconductor substrate; forming a tunnel oxidization layer(55) onto the surface of the activation area; forming a semiconductor layer(57), a protection layer(59) and a first conductive layer(61) sequentially onto the semiconductor substrate; forming a spacer(63) on the side wall of the conductive layer pattern; forming protection layer pattern keeping a certain interval from each other by etching the protection layer; exposing the protection layer pattern and the center of the device separation layer; removing the exposed protection layer pattern; and forming an interlayer insulating layer and the second conductive layer onto the whole surface of the semiconductor substrate without the protection layer pattern.

Abstract translation: 目的：提供一种闪速存储器件的电池制造方法，以提高插入在悬挂栅极和控制栅极之间的层间绝缘层的可靠性以及使悬挂栅极的表面积最大化。 构成：存储单元制造方法包括以下步骤：在半导体衬底的表面上形成器件分离层（53）; 在所述活化区域的表面上形成隧道氧化层（55）; 在半导体衬底上依次形成半导体层（57），保护层（59）和第一导电层（61）; 在所述导电层图案的侧壁上形成间隔物（63）; 通过蚀刻保护层来形成保持相互间隔一定间隔的保护层图案; 暴露保护层图案和器件分离层的中心; 去除暴露的保护层图案; 以及在半导体衬底的整个表面上形成层间绝缘层和第二导电层而没有保护层图案。

公开(公告)号：KR1020000000580A

公开(公告)日：2000-01-15

申请号：KR1019980020259

申请日：1998-06-01

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/10

Abstract: PURPOSE: A NAND-type flash EEPROM(Electrically Erasable Programmable Read Only Memory) is provided to prevent a leakage current through a field transistor by applying a negative voltage to a word line. CONSTITUTION: The NAND-type EEPROM comprises memory cell arrays(MC1-MC16) arranged a matrix structure, a plurality of bit lines common connected to a drain of the memory cells, and a plurality of word lines connected to a control gate of the memory cells. The operating method of the EEPROM comprises the steps of: applying a negative voltage to a selective word line; applying a voltage more than 0V to a selective bit line; applying 0V to a non-selective bit line, a source line, a bulk selective line and a ground selective line; and applying a voltage more than 0V to a string selective line and a non-selective word line.

Abstract translation: 目的：提供NAND型快闪EEPROM（电可擦除可编程只读存储器），以通过对字线施加负电压来防止通过场晶体管的漏电流。 构成：NAND型EEPROM包括布置矩阵结构的存储单元阵列（MC1-MC16），与存储单元的漏极共同连接的多个位线，以及连接到存储器的控制栅极的多条字线 细胞。 EEPROM的操作方法包括以下步骤：向选择字线施加负电压; 对选择性位线施加超过0V的电压; 将0V施加到非选择性位线，源极线，体选择线和地选择线; 以及将大于0V的电压施加到串选择线和非选择性字线。

公开(公告)号：KR100195198B1

公开(公告)日：1999-06-15

申请号：KR1019950059500

申请日：1995-12-27

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

Abstract: 본 발명은 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 발생되는 프로그램 방지전압을 자기승압(self boosting)시키는 비휘발성 메모리 소자의 벌크영역 형성방법에 관한 것이다.
본 발명은 반도체 기판 상에 소정의 농도를 갖는 제1 웰을 형성하는 단계; 상기 제1 웰의 내부에 제2 웰을 형성하는 단계; 및 상기 제2 웰의 내부에 스트링이 형성되는 도전형의 셀 형성영역을 상기 제2 웰의 불순물농도 보다 더 낮은 불순물농도를 갖도록 형성시키는 단계를 포함한다.
본 발명은 셀어레이가 형성되는 웰에서의 불순물 농도를 낮추어 접합 커패시턴스를 줄일 수 있기 때문에 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 유도되는 프로그램 방지전압을 증가시켜 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.

公开(公告)号：KR1019990038604A

公开(公告)日：1999-06-05

申请号：KR1019970058422

申请日：1997-11-06

Applicant: 삼성전자주식회사

Inventor： 최용주 ,  최정혁

IPC: H01L27/115

公开(公告)号：KR100190089B1

公开(公告)日：1999-06-01

申请号：KR1019960037219

申请日：1996-08-30

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신왕철

IPC: G11C16/04

CPC classification number: G11C16/26 ,  G11C16/0483 ,  G11C16/10

Abstract: 본 발명은 플레쉬 메모리장치 및 그 구동방법에 관한 것이다. 본 발명에 따른 플레쉬 메모리장치는, 메탈과 같은 전도체가 비트라인 콘택과 이웃한 스트링 블락의 소오스라인 콘택 사이에 트위스트 형태로 연결되는 선택적인 비트라인(Alternative Bitline)으로 구성되어 있으므로, 소오스라인의 엑티브 저항을 제거할 수 있고, 별도의 소오스라인용 메탈영역이 필요치않아 칩 면적을 감소시킬 수 있는 장점이 있다. 또한 본 발명에 따른 플레쉬 메모리장치는, 모든 비트라인 콘택영역에 PNP형 바이폴라 트랜지스터가 형성되어 있으므로, 소오스라인으로 셀전류가 흐를 경우, 상기 바이폴라 트랜지스터의 베이스에 베이스전류가 흐르게 되어 바이폴라 트랜지스터의 게인에 의하여 증폭된 컬렉터전류가 발생되게 되며, 이에 따라 셀전류가 증가되는 장점이 있다. 따라서 셀전류가 증가됨으로써 소오스라인으로 흐르는 센싱전류가 줄어들 수 있으므로, 단위 스트링내의 셀 수가 확장될 수 있으며 집적도를 향상시킬 수 있는 장점이 있다.

公开(公告)号：KR1019990026219A

公开(公告)日：1999-04-15

申请号：KR1019970048271

申请日：1997-09-23

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  염광현

IPC: H01L21/30

Abstract: 반도체 장치의 웰 형성 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 제1 영역에 제2 도전형의 불순물을 이온주입하여 제2 도전형의 웰을 형성한다. 상기 제1 영역의 상부에 외확산 방지막을 형성한다. 상기 제1 영역을 제외한 반도체 기판의 제2 영역 및 상기 제1 영역 내의 제3 영역에 제1 도전형의 불순물을 이온주입한다. 드라이브-인 공정을 실시하여 상기 이온주입된 불순물들을 확산시킴으로써, 상기 제2 영역에 제1 도전형의 제1 웰을 형성하고 상기 제3 영역에 상기 제1 웰보다 높은 농도를 갖는 제1 도전형의 제2 웰을 형성한다. 그리고, 상기 외확산 방지막을 제거한다. 한번의 이온주입 공정만으로 서로 다른 벌크 농도를 구현할 수 있으므로 공정을 단순화시킬 수 있다.

公开(公告)号：KR1019990016013A

公开(公告)日：1999-03-05

申请号：KR1019970038429

申请日：1997-08-12

Applicant: 삼성전자주식회사

Inventor： 김건수 ,  최정혁

IPC: H01L27/115

Abstract: 집적도 및 동작의 신뢰성을 향상시키기 위하여, 불휘발성 반도체 메모리 장치의 개선된 셀 어레이 구조 및 그의 제조방법이 개시된다. 개시된 셀 어레이의 구조는, 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 상기 워드라인에 인접한 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고, 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로 다른 소오스 라인으로 분리된 구조를 가진다.

公开(公告)号：KR1019990003261A

公开(公告)日：1999-01-15

申请号：KR1019970027089

申请日：1997-06-25

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

Abstract: 다수의 비트라인과 다수의 워드라인이 직교하고 다수의 셀이 상기 직교 영역에 존재하며 상기 비트라인과 평행한 소오스 라인을 갖는 NOR형 불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는, 상기 비트라인과 평행하면서 상기 비트라인의 하부에 위치하고 그 위에 다수의 셀이 형성되는 제1 액티브 영역, 상기 제1 액티브 영역에 형성되고 비트라인 콘택을 통해 상기 비트라인에 연결되는 제1 도전형의 드레인 접합, 상기 제1 액티브 영역에 형성되고 소오스 라인 콘택을 통해 상기 소오스 라인에 연결되는 제1 도전형의 소오스 접합, 및 상기 소오스 라인과 평행하게 상기 소오스 라인의 하부에 위치한 제2 액티브 영역을 포함한다. 상기 제2 액티브 영역 중에서 상기 비트라인 콘택과 인접한 제1 영역은 상기 제1 도전형과 반대인 제2 도전형의 불순물 영역으로 형성된다. 비트라인과 소오스 라인 간의 분리 특성이 향상되므로, 셀 어레이의 면적을 축소시킬 수 있다.