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公开(公告)号：KR102211710B1
公开(公告)日：2021-02-02
申请号：KR1020190026845
申请日：2019-03-08
Applicant: 삼성전자주식회사
Inventor： 송윤흡
IPC: H01L45/00
Abstract: 터널링박막을이용하는양방향 2단자상변화메모리소자및 그동작방법이개시된다. 일실시예에따르면, 상변화메모리소자는, 제1 전극; 제2 전극; 및상기제1 전극및 상기제2 전극사이에개재되는상변화메모리셀을포함하고, 상기상변화메모리셀은, 상기제1 전극및 상기제2 전극을통해인가되는전압에의해결정상태가변화됨에따라데이터저장소로사용되는 P 타입의중간층; N 타입의반도체물질로상기중간층의양단에형성되는상부층과하부층; 및상기상부층과상기중간층의사이영역또는상기하부층과상기중간층의사이영역중 적어도하나의영역에배치되어, 상기중간층에서의누설전류를저감하거나 P 타입도펀트와 N 타입도펀트사이의인터믹싱(Intermixing)을방지하는적어도하나의터널링박막을포함한다.
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公开(公告)号：KR102207216B1
公开(公告)日：2021-01-25
申请号：KR1020180164317
申请日：2018-12-18
Applicant: 삼성전자주식회사
Inventor： 송윤흡
Abstract: 전극과의접촉계면의쇼트키다이오드특성을이용하는선택소자및 이를포함하는상변화메모리소자가개시된다. 일실시예에따르면, 상변화메모리소자는, 제1 전극; 제2 전극; 상기제1 전극및 상기제2 전극사이에개재되는상변화물질층; 및상기제1 전극또는상기제2 전극중 어느하나의전극및 상기상변화물질층의사이에배치된채, 상기어느하나의전극과의접촉계면의쇼트키다이오드특성을이용하여상기상변화물질층에대한선택소자로동작하는반도체물질층을포함한다.
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公开(公告)号：KR1020210000998A
公开(公告)日：2021-01-06
申请号：KR1020190076372
申请日：2019-06-26
Applicant: 삼성전자주식회사
Inventor： 송윤흡
IPC: H01L45/00
Abstract: 공핍층을적응적으로결정하는양방향 2단자상변화메모리소자및 그동작방법이개시된다. 일실시예에따르면, 상변화메모리소자는, 제1 전극; 제2 전극; 및상기제1 전극및 상기제2 전극사이에개재되는상변화메모리셀을포함하고, 상기상변화메모리셀은, 상기제1 전극및 상기제2 전극을통해인가되는전압에의해결정상태가변화됨에따라데이터저장소로사용되는 P 타입의중간층; 및 N 타입의반도체물질로상기중간층의양단에형성되는상부층과하부층을포함하며, 상기중간층의결정상태에기초하여상기중간층, 상기상부층또는상기하부층중 어느하나의층을적응적으로공핍층(Depletion layer)으로사용하는것을특징으로한다.
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公开(公告)号：KR102142591B1
公开(公告)日：2020-08-07
申请号：KR1020180138806
申请日：2018-11-13
Applicant: 삼성전자주식회사
IPC: H01L27/11551 , H01L27/11524 , H01L27/11578 , H01L27/1157 , H01L21/768
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Patent Agency Ranking
公开(公告)号：KR100437460B1
公开(公告)日：2004-06-23
申请号：KR1020010075867
申请日：2001-12-03
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/13 , H01L24/03 , H01L24/05 , H01L24/11 , H01L2224/02166 , H01L2224/0401 , H01L2224/05073 , H01L2224/05093 , H01L2224/05096 , H01L2224/05552 , H01L2224/05556 , H01L2224/05624 , H01L2224/13099 , H01L2924/0001 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/00014
Abstract: Devices that have bonding pads, and methods for fabricating the same. The bonding pads have two conductive layers, and an intermediate layer between them. The intermediate layer has a hybrid configuration of a relatively large conductive plate section, and a mixed plugs/mesh section. The plugs/mesh section has conductive portions interspersed with non-conducting portions, with features that are relatively small in size. The hybrid configuration achieves a proper balance between the plate section for the main electrical contact, and the plugs/mesh section for support and additional current density.
Abstract translation: 具有键合焊盘的器件及其制造方法。 键合焊盘具有两个导电层以及它们之间的中间层。 中间层具有较大导电板部分和混合塞/网部分的混合结构。 插头/网状部分具有散布有非导电部分的导电部分，其尺寸相对较小。 混合配置实现了主电触点的板部分与用于支撑和额外电流密度的插头/网格部分之间的适当平衡。
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公开(公告)号：KR1019970030919A
公开(公告)日：1997-06-26
申请号：KR1019950041692
申请日：1995-11-16
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L21/336
Abstract: 본 발명은 게이트 전극을 이중층으로 형성하여 게이트의 길이 및 채널 길이를 증가시켜 낮은 오프전류를 얻을 수 있으며, 이에 따라 소정의 특성을 향상시킬 수 있는 SRAM의 부하저항용 박막 트랜지스터에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 유리기판상에 서로 일정간격을 두고 제1도전층을 형성하는 공정과, 제1도전층의 상부 및 이들 사이의 유리기판상에 제1도전층을 연결하는 제2도전층을 형성하여, 제1 및 제2도전층으로 이루어진 게이트 전극을 형성하는 공정과, 게이트 전극을 포함하는 유리기판상에 게이트 절연막을 형성하는 공정과, 게이트 절연막상에 제3도전층을 형성하는 공정과, 게이트 전극 양측의 제3도전층으로 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정을 포함한다.-
公开(公告)号：KR1019970018724A
公开(公告)日：1997-04-30
申请号：KR1019950031003
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L29/786
Abstract: 본 발명은 안정적인 드레인 옵셋 길이 확보된 박막 트랜지스터를 제조하는 방법에 관한 것으로서, 동일 공정 단계에서 N+ 노드영역과 상기 박막 트랜지스터의 게이트 전극층을 형성하는 단계;, 상기 박막 트랜지스터의 게이트 절연막을 증착하는 단계;, 상기 박막 트랜지스터와 하부의 벌크 트랜지스터를 연결하는 콘택홀을 상기 노드영역에서 형성하고 절연막을 식각하는 단계;, 상기의 식각된 콘택홀 내부로 P+전도형 물질을 이온 주입 하는 단계;, 채널 전도층을 증착하고 형성하는 단계를 포함한다.
따라서, 상술한 바와 같이 본 발명에 따른 박막 트랜지스터의 제조방법은 노드 영역과 TFT의 게이트 전극층 간의 간격으로 고정되어 크리티컬 디멘션(critical dimension)관리로 안정적인 드레인 옵셋길이 확보가 가능한 효과를 갖는다.-
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公开(公告)号：KR100090533B1
公开(公告)日：1995-10-18
申请号：KR1019920000437
申请日：1992-01-14
Applicant: 삼성전자주식회사
Inventor： 송윤흡
IPC: H01L21/285
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