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    다중처리기 시스템에서의 데이터 전송 제어장치
    51.
    发明授权
    다중처리기 시스템에서의 데이터 전송 제어장치 失效
    多处理器系统中的数据传输控制装置

    公开(公告)号：KR1019920002663B1

    公开(公告)日：1992-03-31

    申请号：KR1019890019312

    申请日：1989-12-22

    Applicant: 한국전자통신연구원

    Inventor： 박병관 ,  강경용 ,  심원세 ,  기안도 ,  윤남석 ,  윤용호 ,  임기욱 ,  오길록

    IPC: G06F13/14

    Abstract: The apparatus includes a data transmission bus requestor (2) for carrying out data transmissions and for informing it to a processor (1). A responder (2) transfers the task to a memory (4), and informs the result to the data transmission bus requestor (2). An address region encoder (12) forms an address region in accordance with the output of the processor (1), and a parity generator (13) generates parity signals for data transmissions. A slot address translator (14) generates address tags, and a tag receiver (20) receives the address tags through the system bus (3). A comparator (21) compares the address tags with the data tags. The apparatus maximizes the utilization of the system bus.

    Abstract translation: 该装置包括用于执行数据传输并将其通知给处理器（1）的数据传输总线请求器（2）。 响应者（2）将任务传送到存储器（4），并将结果通知给数据传输总线请求者（2）。 地址区域编码器（12）根据处理器（1）的输出形成地址区域，并且奇偶生成器（13）产生用于数据传输的奇偶校验信号。 插槽地址转换器（14）产生地址标签，标签接收器（20）通过系统总线（3）接收地址标签。 比较器（21）将地址标签与数据标签进行比较。 该装置使系统总线的利用最大化。

    다중처리기의 버스상태분석기
    57.
    发明授权
    다중처리기의 버스상태분석기 失效
    用于多处理器系统的总线状态分析器

    公开(公告)号：KR1019930007019B1

    公开(公告)日：1993-07-26

    申请号：KR1019900021857

    申请日：1990-12-26

    Applicant: 한국전자통신연구원

    Inventor： 심원세 ,  강경용 ,  박병관 ,  기안도 ,  윤용호 ,  박승규

    IPC: G06F15/16

    Abstract: The bus state analyzer debugs a multiprocessor system which adapts synchronous pended transmission type. The bus state analyzer includes a bus timing control signal generator (2) for generating timing control signal of buses, a bus interface unit (1) for receiving data from system bus according to timing control signal, a bus data search unit (3) for comparing bus data of the bus interface unit (1) and internal bus data, a function controller (4) for generating bus control signal according to bus clock signal and data coincide signal transmitted from the bus data search unit (3), a data memory (5) for storing input data of the bus interface unit on a data area which is determined by a control signal transmitted from the function controller, and processor unit (6) for controlling analyzing process.

    Abstract translation: 总线状态分析器调试适应同步倾斜传输类型的多处理器系统。 总线状态分析器包括用于产生总线定时控制信号的总线定时控制信号发生器（2），用于根据定时控制信号从系统总线接收数据的总线接口单元（1），总线数据搜索单元 比较总线接口单元（1）和内部总线数据的总线数据，根据总线时钟信号和从总线数据搜索单元（3）发送的数据重合信号产生总线控制信号的功能控制器（4），数据存储器 （5），用于将总线接口单元的输入数据存储在由功能控制器发送的控制信号确定的数据区域上，以及用于控制分析处理的处理器单元（6）。

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