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公开(公告)号：KR100456630B1
公开(公告)日：2004-11-10
申请号：KR1020010078194
申请日：2001-12-11
Applicant: 한국전자통신연구원
IPC: G06F13/24
CPC classification number: G06F13/24
Abstract: Disclosed herein is an interrupt redirection apparatus and method for inter-processor communication. The apparatus includes a plurality of ARM processors, a vectored interrupt controller, an interrupt command register, an interrupt data register for designating the contents of each interrupt, an interrupt signal generation unit, and a bus interface unit used for providing read and write accesses of both the interrupt command register and the interrupt data register. The vectored interrupt controller for receiving interrupts generated by hardware for performing a specific function under the control of each ARM processor and interrupts generated by peripheral hardware, and transferring each interrupt as each interrupt request signal to an ARM processor designated as a master processor. The interrupt command register designates targets and kinds of each interrupt to perform a function for receiving an interrupt redirection command and activating an interrupt request signal. The interrupt signal generation unit reads the contents and activates an interrupt request signal.
Abstract translation: 本文公开了一种用于处理器间通信的中断重定向装置和方法。 该设备包括多个ARM处理器，向量中断控制器，中断命令寄存器，用于指定每个中断的内容的中断数据寄存器，中断信号产生单元和总线接口单元，用于提供 中断命令寄存器和中断数据寄存器。 矢量中断控制器用于接收由硬件生成的中断，用于在每个ARM处理器的控制下执行特定功能以及由外设硬件产生的中断，并将每个中断作为每个中断请求信号传送给被指定为主处理器的ARM处理器。 中断命令寄存器指定每个中断的目标和种类，以执行接收中断重定向命令和激活中断请求信号的功能。 中断信号发生单元读取内容并激活中断请求信号。
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公开(公告)号：KR100439184B1
公开(公告)日：2004-07-05
申请号：KR1020010084389
申请日：2001-12-24
Applicant: 한국전자통신연구원
IPC: H04L12/861
Abstract: PURPOSE: A double word align writing packet buffer device having different size of two input ports is provided to generate and store packet headers by using an n-bit packet header generator or an n-bit local processor, and to store packet data in the buffer device by supplying a 2n-bit exclusive data path, thereby implementing fast transmission. CONSTITUTION: The first and the second input ports(412,413,414) have n-bit data width and 2n-bit data width. A packet send buffer(400) has the first and the second banks(401,402) where packets of the n-bit data width are stored in double word type. One pair of data multiplexers(403,404) select one of n-bit data inputted in the first input port(412) and n-bit data divided into 2 from the second input ports(413,414), and transmit the selected data to the first(401) or the second bank(402). One pair of address multiplexers(405,406) select an address inputted from the first and the second address input ports, and transmit the selected address to the first(401) or the second bank(402). A bank selector(422) selects the first(401) or the second bank(402) to activate the selected bank in response to a header writing or a data writing command.
Abstract translation: 目的：提供具有两个输入端口的不同大小的双字对齐写分组缓冲设备，以通过使用n比特分组报头生成器或n比特本地处理器生成并存储分组报头，并将分组数据存储在缓冲器中 装置通过提供2n位专用数据路径，从而实现快速传输。 构成：第一和第二输入端口（412,413,414）具有n位数据宽度和2n位数据宽度。 分组发送缓冲器（400）具有第一和第二组（401,402），其中n比特数据宽度的分组以双字类型存储。 一对数据多路复用器（403,404）选择在第一输入端口（412）中输入的n位数据和从第二输入端口（413,414）分解为2的n位数据中的一个，并将选择的数据发送到第一 401）或第二银行（402）。 一对地址复用器（405,406）选择从第一和第二地址输入端口输入的地址，并将选择的地址发送到第一（401）或第二存储体（402）。 存储体选择器（422）响应于首标写入或数据写入命令而选择第一（401）或第二存储体（402）以激活选定的存储体。
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公开(公告)号：KR1020040037989A
公开(公告)日：2004-05-08
申请号：KR1020020066844
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: G11C7/00
CPC classification number: G11C8/04
Abstract: PURPOSE: A first input first output(FIFO) memory circuit and a method for implementing the same are provided to improve the input and output speed of the FIFO memory by controlling the low speed memory. CONSTITUTION: A first input first output memory circuit includes a memory(100), a read pointer(400), a write pointer(300) and a memory controller(200). The memory(100) is composed of N number of memories. The read pointer(400) appoints the read address among the N number of memories and the write pointer(300) appoints the write address among the N number of memories. And, the memory controller(200) selects one memory among the N number of memories in response to the read/write address, generates a source clock signal by the divided n number of read/write clock signal and inputs and outputs the data by dividing the n number of read/write clock signal from the selected memory to the corresponding memory.
Abstract translation: 目的：提供第一输入第一输出（FIFO）存储器电路及其实现方法，以通过控制低速存储器来提高FIFO存储器的输入和输出速度。 构成：第一输入第一输出存储电路包括存储器（100），读指针（400），写指针（300）和存储器控制器（200）。 存储器（100）由N个存储器构成。 读指针（400）在N个存储器中指定读地址，写指针（300）在N个存储器中指定写地址。 并且，存储器控制器（200）响应于读/写地址在N个存储器中选择一个存储器，通过分割的n个读/写时钟信号产生源时钟信号，并通过分割来输入和输出数据 从所选择的存储器到对应的存储器的n个读/写时钟信号。
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公开(公告)号：KR1020030054253A
公开(公告)日：2003-07-02
申请号：KR1020010084389
申请日：2001-12-24
Applicant: 한국전자통신연구원
IPC: H04L12/861
CPC classification number: H04L49/9094 , H04L49/3018
Abstract: PURPOSE: A double word align writing packet buffer device having different size of two input ports is provided to generate and store packet headers by using an n-bit packet header generator or an n-bit local processor, and to store packet data in the buffer device by supplying a 2n-bit exclusive data path, thereby implementing fast transmission. CONSTITUTION: The first and the second input ports(412,413,414) have n-bit data width and 2n-bit data width. A packet send buffer(400) has the first and the second banks(401,402) where packets of the n-bit data width are stored in double word type. One pair of data multiplexers(403,404) select one of n-bit data inputted in the first input port(412) and n-bit data divided into 2 from the second input ports(413,414), and transmit the selected data to the first(401) or the second bank(402). One pair of address multiplexers(405,406) select an address inputted from the first and the second address input ports, and transmit the selected address to the first(401) or the second bank(402). A bank selector(422) selects the first(401) or the second bank(402) to activate the selected bank in response to a header writing or a data writing command.
Abstract translation: 目的：提供具有不同大小的两个输入端口的双字对齐写分组缓冲设备，以通过使用n位分组报头生成器或n位本地处理器来生成和存储分组报头，并将分组数据存储在缓冲器中 通过提供2n位独占数据路径，从而实现快速传输。 构成：第一和第二输入端口（412,413,414）具有n位数据宽度和2n位数据宽度。 分组发送缓冲器（400）具有第一和第二组（401,402），其中n位数据宽度的分组以双字类型存储。 一对数据多路复用器（403,404）从第二输入端口（413,414）中选择在第一输入端口（412）中输入的n位数据和被分成2位的数据之一，并将所选数据发送到第一（ 401）或第二存储体（402）。 一对地址多路复用器（405,406）选择从第一和第二地址输入端口输入的地址，并将选择的地址发送到第一（401）或第二存储体（402）。 存储体选择器（422）响应于标题写入或数据写入命令选择第一（401）或第二存储体（402）激活所选择的存储体。
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公开(公告)号：KR100349669B1
公开(公告)日：2002-08-22
申请号：KR1019990061990
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: G02F1/00
Abstract: 1. 청구범위에기재된발명이속한기술분야본 발명은아이이씨(I2C) 버스를구비하는액정디스플레이(LCD)-버튼및 주변시스템정합장치와그 정합방법에관한것임. 2. 발명이해결하려고하는기술적과제본 발명은, 액정디스플레이(LCD)와버튼정합에필요한하드웨어자원을감소시키고보다용이하게 LCD-버튼제어기와주변시스템을정합하기위한 I2C 버스를구비하는 LCD-버튼및 주변시스템정합장치와그 정합방법을제공하고자함. 3. 발명의해결방법의요지본 발명은, 아이이씨(I2C) 버스를구비하는액정디스플레이(LCD)-버튼및 주변시스템정합장치에있어서, 상기 I2C 버스를통해상기 LCD-버튼및 주변시스템과신호를전송하기위한신호전송수단; 상기주변시스템의호스트가상기 LCD-버튼을직접제어할수 있도록지원하되, 상기버튼을폴링하여버튼의눌려짐유무를판단하며, 눌려지거나떼어질경우에상기 I2C 버스상에서마스터로서동작하여버튼의정보를전송하고, 슬레이브모드로 I2C 버스를통해 LCD 데이터를받게되면인터럽트서비스루틴에서상기 LCD로데이터를전송하기위한데이터처리수단; 및상기데이터처리수단에서필요로하는정보를저장하고있는저장수단을포함함. 4. 발명의중요한용도본 발명은액정디스플레이-버튼및 주변시스템정합장치등에이용됨.
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Patent Agency Ranking
公开(公告)号：KR1020010063886A
公开(公告)日：2001-07-09
申请号：KR1019990061990
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: G02F1/00
CPC classification number: G02F1/13306 , G06F13/4282 , G09G3/36
Abstract: PURPOSE: An LCD- button matching apparatus and a periphery system and a method for the same are provided to easily match the liquid crystal display-the button and the periphery system with reducing required hard ware members. CONSTITUTION: An apparatus for matching a liquid crystal display-a button(1) and a periphery system comprises an I2C bus(15) for transmitting a serial data signal and a serial clock signal between the liquid crystal display-the button(1) and the periphery system. A data processing device includes a control section for controlling the I2C bus(15) and an input/output section for transmitting the signal. A memory device is provided to store information required for the data processing device. An I2C bus extender(18) is provided between the I2C bus(15) and the periphery system.
Abstract translation: 目的：提供LCD按钮匹配装置和周边系统及其周边系统及其方法，以便轻松地将液晶显示器 - 按钮和外围系统与减少所需的硬件构件相匹配。 构成：用于匹配液晶显示器 - 按钮（1）和外围系统的装置包括：用于在液晶显示器（按钮（1）和）之间传送串行数据信号和串行时钟信号的I2C总线（15） 外围系统。 数据处理装置包括用于控制I2C总线（15）的控制部分和用于发送信号的输入/输出部分。 提供存储装置以存储数据处理装置所需的信息。 I2C总线扩展器（18）设置在I2C总线（15）和外围系统之间。
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公开(公告)号：KR100216548B1
公开(公告)日：1999-08-16
申请号：KR1019970037245
申请日：1997-08-04
Applicant: 한국전자통신연구원
IPC: H04L29/06
Abstract: HiPi+ 버스의 인터럽트 처리기는 지정 인터럽트와 중재 인터럽트를 처리하게 되고, 버스의 각 단계를 각각 1개의 독립된 상태로 정의하고, 각각의 상태를 제어할 수 있는 상태 제어기를 구현해야 한다. 상태는 모두 26개로 구성된다. 이러한 대규모의 상태를 단일 상태 제어기로 구현할 경우, 상당히 큰 규모의 상태 제어기가 되며, 각각의 상태에 따른 제어신호 발생회로 부분까지 구성할 경우에는 제어기의 전체 규모가 방대해지고, 각각의 상태 제어 레지스터의 논리 조합 입력회로의 복잡도 증가로 인하여 ASIC을 제외한 FPGA 소자나 PLD 등의 소자를 사용하여 구현하고자 할 경우 불가능한 경우를 발생시킨다. 따라서 기존의 상태 제어기를 두 개 이상의 제어기로 구성하고, 구성된 제어기간의 상호 연결신호를 설정하고, 각각의 상태 제어 레지스터 수를 축소하고, 각 상태 제어 레지스터의 논리조합 입력회로를 간단히 하여 소규모의 FPGA나 PLD 소자를 사용하여 대규모의 상태를 갖는 HiPi+ 버스의 인터럽트 처리기의 상태 제어기에 관한 것이다.
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公开(公告)号：KR100160592B1
公开(公告)日：1998-12-15
申请号：KR1019950047420
申请日：1995-12-07
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 본 발명은 고속 병렬 컴퓨터시스템을 위한 캐드(CAD)네트워크에 관한 것으로서, 종래기술의 네트워크 구성에서는 다수의 하드웨어 설계자들에 의한 대용량 캐드 데이터 사용 및 자원 공유시 네트워크 과부하 집중에 의한 성능저하, 공용 시스템을 공용 네트워크에 직접 연결함으로써 발생되는 보안상의 문제, 그리고 대용량의 캐드 데이터들이 항상 중앙 네트워크를 이용함으로써 중앙 네트워크의 과부하로 인한 자원의 효율적인 공유가 이루어지지 않은문제, 컴퓨팅 파워의 분산 및 자원 공유 등의 필요성이 대두되지 않았던 문제점을 해결하기 위해 대규모의 프로젝트를 여러명이 동시에 수행할 때 발생하는 성능을 최대한 방지하고, 시스템 고장 및 보안에도 대비할 수 있는 네트워크를 제공하는 것이다.
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公开(公告)号：KR1019970049782A
公开(公告)日：1997-07-29
申请号：KR1019950047420
申请日：1995-12-07
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 본 발명은 고속 병렬 컴퓨터시스템을 위한 캐드(CAD)네트워크에 관한 것으로서, 종래기술의 네트워크 구성에서는 다수의 하드웨어 설계자들에 의한 대용량 캐드 데이터 사용 및 자원 공유시 네트워크 과부하 집중에 의한 성능저하, 공용 시스템을 공용 네트워크에 직접 연결함으로써 발생되는 보안상의 문제, 그리고 대용량의 캐드 데이터들이 항상 중앙 네트워크를 이용함으로써 중앙 네트워크의 과부하로 인한 자원의 효율적인 공유가 이루어지지 않은문제, 컴퓨팅 파워의 분산 및 자원 공유 등의 필요성이 대두되지 않았던 문제점을 해결하기 위해 대규모의 프로젝트를 여러명이 동시에 수행할 때 발생하는 성능을 최대한 방지하고, 시스템 고장 및 보안에도 대비할 수 있는 네트워크를 제공하는 것이다.
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