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51.发明授权
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公开(公告)号：KR1019940015843A
公开(公告)日：1994-07-21
申请号：KR1019920025008
申请日：1992-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 동기형 버스를 채용한 다중처리기 시스템에서 프로세서 보드들간의 데이타 전송을 지원하는 방법에 관한 것으로, 하나의 프로세서 보드가 필요로 하는 데이타가 어떤 메모리 보드에 있지만 실제로 유효한 데이타가 다른 하나의 프로세서 보드에 있어면 메모리 보드에 대한 참조없이 두 프로세서 보드간에 직접 데이타의 송수신이 가능하게 한다.
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公开(公告)号：KR100329968B1
公开(公告)日：2002-03-27
申请号：KR1019990058025
申请日：1999-12-15
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0828 , G06F2212/2542
Abstract: 본발명은최소의제어오버헤드로트랜잭션버퍼링을제어함으로써캐쉬이용률을증대시키기위하여이중포트구조로이루어진다수의트랜잭션버퍼를구비한캐쉬제어기를제공하기위한것으로, 이를위해본 발명은다수의컴퓨팅노드가하나의상호연결망에연결되는 CC-NUMA(Cache-Coherent Non-Uniform Memory Access) 컴퓨터시스템에서상기컴퓨팅노드각각에구비되어다수의프로세서를연결하는노드버스와상기상호연결망사이에위치하여상기컴퓨팅노드간의캐쉬일관성프로토콜을수행하고, 상기컴퓨팅노드각각에구비된캐쉬를제어하기위한캐쉬제어기에있어서, 상기노드버스에연결되는노드버스인터페이스수단; 상기상호연결망에연결되는상호연결망인터페이스수단; 상기컴퓨팅노드간의캐쉬일관성유지프로토콜을수행하고, 상기캐쉬의태그메모리및 데이터메모리를제어하기위한캐쉬제어로직수단; 상기캐쉬제어로직수단과상기노드버스인터페이스수단사이에구비되며, 상기노드버스를통해상기프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기프로세서또는상기컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의버스측이중포트트랜잭션버퍼링수단; 및상기캐쉬제어로직수단과상기상호연결망인터페이스수단사이에구비되며, 상기상호연결망을통해다른컴퓨팅노드의원격프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기원격프로세서또는상기다른컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의망측이중포트트랜잭션버퍼링수단을포함하여이루어지며, 상기캐쉬제어로직수단은, 상기프로세서에의해쓰기및 읽기가능하며, 상기다수의버스측이중포트트랜잭션버퍼링수단및 상기다수의망측이중포트트랜잭션버퍼링수단의버퍼링모드를제어하기위한버퍼링모드레지스터를포함한다.
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Patent Agency Ranking
公开(公告)号：KR100150070B1
公开(公告)日：1998-10-15
申请号：KR1019950040552
申请日：1995-11-09
Applicant: 한국전자통신연구원
IPC: G06F15/173
Abstract: 본 발명은 클러스터 기반의 병렬처리 컴퓨터를 위한 계층 크로스바 상호연결망에 관한 것이다.
종래의 병렬처리 컴퓨터를 위한 상호연결망은 큰 규모의 시스템 구성시 많은 계층이 필요하고, 비계층 구조로 확장성이 부족하여, 노드간 데이터 지연시간이 길고, 비용 효과면에서 적합하지 않았다. 본 발명은 이를 해결하기 위해 동일한 데이터 경로를 제어하고 데이터 패킷의 전송을 제어하는 n개의 크로스바 스위치와 8개의 노드 연결용 링크와 2개의 상위 클러스터 연결용 링크를 갖는 2개의 크로스바 연결망과 최대8개의 프로세싱 노드를 연결하여 하나의 하위 클러스터를 구성하고, 최대 8개의 하위 클러스터와 상위 크로스바 연결망을 연결하여 하나의 상위 클러스터로 구성 하며, 최대8개의 상위 클러스터와 차상위 크로스바 연결망을 연결하여 하나의 차상위 클러스터를 구성하는 방식의 연결 확장성을 가지므로써 계층 구조의 병렬처리 시스템을 효과적으로 지원할 수가 있다.
또한, 두 개의 하위 클러스터 연결 또는 두 개의 상위 클러스터 연결은 상위 또는 차상위의 크로스바 연결망을 사용하지 않고 링크를 통해 직접 연결하므로써 다른 하위 클러스터내 또는 다른 상위 클러스터내 프로세싱 노드들 간에 적은 지연시간을 가지고 데이터를 송수신할수 있는 것이다.-
公开(公告)号：KR1019970049712A
公开(公告)日：1997-07-29
申请号：KR1019950047847
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 다중 프로세서 시스템을 위한 논블록킹 결함허용 감마연결망에 관한 것으로서, 본 발명은 다중 프로세서 시스템내의 처리기들을 연결하는 다단계 상호연결망에 있어서, N개의 근원지 노드 각각에 연결되어 입력되는 데이터를 전송하는 N개의 이중 링크와, N개의 이중링크에서 전송된 데이터를 입출력하는 N개의 2×3 스위치소자로 구성된 첫번째 단(Stage 0)과, 첫번째 단(Stage 0)에서 출력된 데이터를 출력하는 N개의 3×4 스위치소자로 구성된 두번째 단(Stage 1)과, 두번째 단(Stage 1)에서 출력된 데이터를 세번째 단(Stage 2)에서 받아 마지막 전단(Stage n-1)까지 출력하기 위해 (n-2)×N개의 4×4 스위치소자로 구성된 마지막 전단(Stage n-1)과, 마지막 전단(Stage n-1)에서 출력된 데이터를 받아 출력하는 N개의 4×2 스위치소자로 구성된 마지막 단(Stage n)과, 마지막 단(Stage n)에서 출력된 데이터를 받아 출력하는 N개의 목적지 노드에 연결된 N개의 이중링크로 구성되어 다단계 상호연결망에서 다수의 근원지와 다수의 목적지 사이의 모든 경로를 동시에 설정하고, 큰 규모의 시스템 구성시 적은 비용으로 설계하여 상호연결망 내의 단일 스위치 결함이나 단일 링크결함을 허용할 수가 있는 것이다.
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公开(公告)号：KR1019970013962A
公开(公告)日：1997-03-29
申请号：KR1019950024216
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: H04L12/46
Abstract: 본 발명은 계층구조의 상호 연결망을 위한 경로제어장치 및 그 제어방법에 관한 것으로서, 종래기술에서 상호 연결망의 스위치에 경로선택을 위한 별도의 정보를 설정해야 하고, 경로계산을 각 스위치에서 수행해야 하기 때문에 발생되는 복잡한 스위치를 사용해야 하는 문제점을 해결하기 위해 많은 수의 노드들이 상호 연결망에 연결되어 있을 때 송신노드가 데이타를 보내고, 지정된 수신노드가 그 데이타를 받기 위하여 연결망의 경로를 선택함으로써 스위치가 간단해질 수 있는 것이다.
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公开(公告)号：KR1019970013909A
公开(公告)日：1997-03-29
申请号：KR1019950024219
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: H04L7/00
Abstract: 본 발명은 독립 동기 방식에 의해서 동기되는 시스템에서 수신되는 데이타를 수신단의 지역 클록으로 파이프라인 처리가 이루어질 수 있도록 한 근원지 동기 전송 방식 데이타 수신장치에 관한 것이다.
이러한 본 발명은 송신단에서 출력되는 데이타와 패킷 동기신호를 수신되는 플릿 동기신호에 래치시키는 래치부와, 래치부에서 출력되는 채킷 동기신호와 수신되는 플릿 동기신호에 따라 쓰기 제어신호를 발생하는 쓰기 제어기와, 래치부에서 출력되는 패킷 동기신호와 수신단 클럭을 동기화 시키는 동기화기와, 동기화기에서 출력되는 신호와 듀얼 포트 기억소자의 상태신호에 따라 수신단의 동작 클록을 기준으로 하는 읽기 시작점 선택신호를 출력하여 파이프라인 처리가 가능토록 하는 읽기 시점 선택부와, 읽기 시점 선택부에서 출력되는 신호에 따라 읽기 제어신호를 발생하는 읽기 제어기와, 쓰기 제어기의 출력신호에 의해 상기 래치부에서 출력되는 데이타를 기록하고 읽기 제어기에서 출력되는 신호에 의해 기록된 데이타를 판독하여 출력 는 듀얼 포트 기억소자로 이루어진다.
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