公开(公告)号：FR2987172A1

公开(公告)日：2013-08-23

申请号：FR1251473

申请日：2012-02-17

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  GUITARD NICOLAS ,  BENOIST THOMAS

IPC: H01L23/60

Abstract: Le dispositif comprend au sein d'une couche de silicium sur isolant (CHS), une zone centrale semiconductrice (ZC) comportant une région centrale (RC) ayant un premier type de conductivité, deux régions intermédiaires (RIT1, RIT2) ayant un deuxième type de conductivité opposé au premier respectivement disposées de part et d'autre de et en contact avec la région centrale de façon à former deux jonctions PN, deux zones d'extrémités semiconductrices (ZX1, ZX2) respectivement disposées de part et d'autre de la zone centrale (ZC), chaque zone d'extrémité comportant deux régions d'extrémité (RX21, RX22 ; RX11, RX12) de types de conductivité opposés, en contact avec la région intermédiaire voisine, les deux régions d'extrémité de chaque zone d'extrémité étant mutuellement électriquement connectées pour former les deux bornes (A1, A2) du dispositif, au moins une première (RIT1) des deux régions intermédiaires est configurée pour limiter le volume de la zone désertée d'au moins une jonction PN correspondante (J3, J4) au sein de la première région intermédiaire.

公开(公告)号：FR2984604A1

公开(公告)日：2013-06-21

申请号：FR1161797

申请日：2011-12-16

Applicant: ST MICROELECTRONICS SA

Inventor： BOURGEAT JOHAN ,  GALY PHILIPPE

IPC: H01L23/60 ,  H01L27/02

Abstract: Dispositif de protection d'un ensemble de N noeuds contre les décharges électrostatiques, N étant supérieur ou égal à trois, comprenant un ensemble de N blocs (BLCi) possédant respectivement N premières bornes (BPi) respectivement connectées aux N noeuds (PLT, NDP, NDN) et N deuxièmes bornes connectées ensemble pour former une borne commune (BC), chaque bloc comportant au moins un transistor MOS (TRi) incluant un transistor parasite, connecté entre ses deux bornes et configuré pour en présence d'une impulsion de courant entre les deux bornes fonctionner au moins transitoirement dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous seuil et un fonctionnement du transistor bipolaire.

公开(公告)号：FR2973570A1

公开(公告)日：2012-10-05

申请号：FR1152823

申请日：2011-04-01

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  JIMENEZ JEAN

IPC: H01L27/098

Abstract: La première électrode du transistor comprend une première région électriquement conductrice (S) ménagée au sein du substrat semiconducteur (SB), la deuxième électrode comprend une deuxième région électriquement conductrice (D) ménagée au sein du substrat semiconducteur (SB); les première et deuxième régions étant séparées par ladite région de substrat (BK); l'électrode de commande comprend une troisième région électriquement conductrice (G) ménagée au sein du substrat, et la troisième région électriquement conductrice est à la fois séparée de ladite région de substrat (BK) par une région isolante (OXG) et électriquement couplée à ladite région de substrat par une diode à jonction (DD) destinée à être polarisée en inverse.

公开(公告)号：FR3083367B1

公开(公告)日：2021-07-23

申请号：FR1870781

申请日：2018-06-29

Applicant: ST MICROELECTRONICS SA

Inventor： BEDECARRATS THOMAS ,  DE CONTI LOUISE ,  GALY PHILIPPE

IPC: H01L23/60 ,  H01L21/77 ,  H01L27/02

Abstract: Circuit électrique La présente description concerne un dispositif comprenant une couche de siliciure (S') recouvrant partiellement une zone dopée (111). Figure pour l’abrégé : Fig 3

公开(公告)号：FR3095892A1

公开(公告)日：2020-11-13

申请号：FR1904839

申请日：2019-05-09

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  DE CONTI LOUISE

IPC: H01L27/092 ,  H01L23/528 ,  H01L23/60

Abstract: Transistor BiMOS La présente description concerne un Transistor de type BiMOS (20) comprenant : une région de grille (20G) ; une première région de contact de canal (20BC1) reliée à ladite région de grille (20G) ; une deuxième région de contact de canal (20BC2) adaptée à recevoir un potentiel de référence. Figure pour l'abrégé : Fig. 4

公开(公告)号：FR3053834B1

公开(公告)日：2020-06-12

申请号：FR1657587

申请日：2016-08-05

Applicant: ST MICROELECTRONICS SA

Inventor： ATHANASIOU SOTIRIOS ,  GALY PHILIPPE

IPC: H01L29/72 ,  H01L29/772

Abstract: L'invention concerne un transistor comprenant : une région quasi-intrinsèque (7) d'un premier type de conductivité recouverte par une grille (9) isolée et s'étendant entre deux premières régions (18, 19) dopées d'un deuxième type de conductivité, une électrode principale (23, 25) étant disposée sur chacune des premières régions ; et une deuxième région (29) dopée du deuxième type de conductivité en contact avec la région quasi-intrinsèque et à distance des deux premières régions, une électrode de commande (37) étant disposée sur la deuxième région.

公开(公告)号：FR3074352A1

公开(公告)日：2019-05-31

申请号：FR1761279

申请日：2017-11-28

Applicant: ST MICROELECTRONICS SA

Inventor： EL DIRANI HASSAN ,  BEDECARRATS THOMAS ,  GALY PHILIPPE

IPC: H01L27/115 ,  G11C11/22

Abstract: L'invention concerne une matrice mémoire comprenant une pluralité de points mémoire de type Z2-FET (50) et de transistors de sélection de type MOS (52), dans laquelle chaque point mémoire comprend une première région d'un premier type de conductivité commune avec une région de drain du premier type de conductivité d'un des transistors de sélection (52), dans laquelle, les transistors de sélection (52) d'une même colonne (CN1, CN2) de la matrice ont une région de drain commune (60), une région de source commune (58) et une région de canal commune.

公开(公告)号：FR3064384A1

公开(公告)日：2018-09-28

申请号：FR1752384

申请日：2017-03-23

Applicant: ST MICROELECTRONICS SA

Inventor： GALY PHILIPPE ,  BEDECARRATS THOMAS

IPC: G06N3/02 ,  H01L21/8232

Abstract: Dispositif intégré de neurone artificiel comportant un bloc réfractaire (3) configuré pour inhiber le bloc intégrateur (1) durant une durée d'inhibition après ladite délivrance d'au moins un signal de sortie (Si) par le bloc générateur (2), le bloc réfractaire (3) comportant un premier transistor MOS (Ts1) couplé entre la borne d'entrée (BE) et la borne de référence (BR) et dont la grille (Gs1) est connectée à ladite borne de sortie (BS) par l'intermédiaire d'un deuxième transistor MOS (Ts2) dont une première électrode (Ds2) est couplée à ladite borne d'alimentation (BV) et dont la grille (Gs2) est couplée à la borne de sortie (BS), le bloc réfractaire (3) comportant en outre un circuit résistif-capacitif couplé entre la borne d'alimentation (BV), la borne de référence (BR) et la grille du deuxième transistor MOS (Ts2), ladite durée d'inhibition dépendant de la constante de temps dudit circuit résistif-capacitif.

公开(公告)号：FR3045938A1

公开(公告)日：2017-06-23

申请号：FR1563063

申请日：2015-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  STMICROELECTRONICS (CROLLES 2) SAS ,  ST MICROELECTRONICS SA

Inventor： GRENOUILLET LAURENT ,  ATHANASIOU SOTIRIS ,  GALY PHILIPPE

IPC: H01L21/8232 ,  G11C11/407

Abstract: L'invention concerne un circuit intégré (1), comprenant : -un transistor à effet de champ (2), comprenant : -des première et deuxième électrodes de conduction (201, 202) ; -une zone de canal (203) disposée entre les première et deuxième électrodes de conduction ; -un empilement de grille (220) disposé à l'aplomb de la zone de canal, et comprenant une électrode de grille (222) ; -un point mémoire de type RRAM (31) ménagé sous la zone de canal, ou ménagé dans l'empilement de grille sous l'électrode de grille.

公开(公告)号：FR2976725B1

公开(公告)日：2013-06-28

申请号：FR1155194

申请日：2011-06-15

Applicant: ST MICROELECTRONICS SA

Inventor： BENOIST THOMAS ,  GALY PHILIPPE ,  BOURGEAT JOHAN ,  JEZEQUEL FRANK ,  GUITARD NICOLAS

IPC: H01L29/747 ,  H01L23/60