公开(公告)号：CN111354400A

公开(公告)日：2020-06-30

申请号：CN201910603451.7

申请日：2019-07-05

Applicant: 东芝存储器株式会社

Inventor： 奥山敦司 ,  鎌田义彦 ,  驹井宏充 ,  児玉择洋 ,  石崎佑树 ,  出口阳子 ,  加贺浩之

IPC: G11C16/04 ,  G11C16/24

Abstract: 实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置具备：位线(BL)，连接于存储单元；节点(SEN)，电连接于位线(BL)；驱动器(T10)及(T4)，将节点(SEN)充电至第一电压；数据锁存电路(SDL)，基于节点(SEN)的电压，存储数据；数据总线(DBUS)，电连接于数据锁存电路(SDL)；晶体管(T7)，连接于节点(SEN)与数据总线(DBUS)之间；及数据锁存电路(XDL)，电连接于数据总线(DBUS)。数据锁存电路(SDL)连接于驱动器(T10)及(T4)的输入端。基于数据锁存电路(SDL)中存储的数据，驱动器(T10)及(T4)对数据总线(DBUS)的电压进行释放或充入。

公开(公告)号：CN111312315A

公开(公告)日：2020-06-19

申请号：CN201910589709.2

申请日：2019-07-02

Applicant: 东芝存储器株式会社

Inventor： 船附里英子 ,  佐佐木贵彦 ,  黑沢智纪

IPC: G11C16/10 ,  G11C16/26 ,  G11C16/04

Abstract: 实施方式提供一种能高速执行写入动作的半导体存储装置及存储系统。实施方式的半导体存储装置具有多个记忆胞、将第1数据转换为与所述多个记忆胞的阈值的排列顺序相关的第2数据的第1电路、及根据所述第2数据对所述多个记忆胞进行写入的第2电路。

公开(公告)号：CN111309284A

公开(公告)日：2020-06-19

申请号：CN202010124505.4

申请日：2015-09-02

Applicant: 东芝存储器株式会社

Inventor： 奥野晋也 ,  长坂繁辉 ,  小内俊之

IPC: G06F5/06 ,  G06F13/16 ,  G11C7/10 ,  G11C16/04 ,  G11C16/26 ,  G11C16/32

Abstract: 本发明的实施方式提供一种能够减少读出用时钟与输出数据的同步的偏移的半导体装置。根据实施方式，半导体装置具备存储电路、第一FIFO、第二FIFO、及输入输出电路。所述存储电路输出数据。所述第一FIFO自所述存储电路接收数据，与第一时脉信号同步地输出数据。所述第二FIFO接收自所述第一FIFO输出的数据，与所述第一时脉信号同步地输出数据。所述输入输出电路输出自所述第二FIFO输出的数据。所述第二FIFO较第一FIFO更接近所述输入输出电路而配置。

公开(公告)号：CN111243646A

公开(公告)日：2020-06-05

申请号：CN202010037409.6

申请日：2016-03-11

Applicant: 东芝存储器株式会社

Inventor： 前嶋洋

IPC: G11C16/08 ,  G11C16/26 ,  G11C16/34

Abstract: 本发明的实施方式提供一种能够提高动作速度的半导体存储装置。实施方式的半导体存储装置(1)包括：能够保持数据的存储元、电连接在存储元的栅极的字线(WL)、及以及电连接在存储元的一端的源极线(CELSRC)，在存储元的读出动作中，对源极线(CELSRC)在第一阈值的判定时施加第一电压，在第二阈值的判定时施加与所述第一电压不同的第二电压，且对字线(WL)在第一及第二阈值的判定时施加第三电压。

公开(公告)号：CN111213238A

公开(公告)日：2020-05-29

申请号：CN201980001614.2

申请日：2019-03-12

Applicant: 东芝存储器株式会社

Inventor： 位田友哉 ,  北本克征

IPC: H01L27/11573 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11582 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

Abstract: 本发明的实施方式的集成电路装置具有衬底、第1晶体管、绝缘层、第1接点、第2接点、及第1单晶部。所述第1晶体管具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域。所述第1接点面向所述第1栅极电极。所述第2接点面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域。所述第1单晶部设置在所述第1区域上而形成相对于所述第1区域表面的凸部，且位于所述第1区域与所述第2接点之间。

公开(公告)号：CN111180357A

公开(公告)日：2020-05-19

申请号：CN201910638421.X

申请日：2019-07-16

Applicant: 东芝存储器株式会社

Inventor： 高居康介

IPC: H01L21/67

Abstract: 根据一实施方式，提供一种基板处理装置，具备喷嘴、支撑部、处理液供给部、第1介质供给部及第2介质供给部。所述喷嘴以与基板的第1面相对的方式配置。所述支撑部配置于所述第1面与所述喷嘴之间，相对于所述喷嘴隔开预定的距离而支撑所述基板。所述处理液供给部向所述基板的与所述第1面相对的第2面供给处理液。所述第1介质供给部从设置于所述喷嘴的第1供给口向所述喷嘴与所述基板的第1面之间的空间供给第1介质。所述第2介质供给部从设置于所述喷嘴的比所述第1供给口靠周缘部处的第2供给口向所述空间供给温度比所述第1介质高的第2介质。

公开(公告)号：CN106531220B

公开(公告)日：2020-04-10

申请号：CN201610141288.3

申请日：2016-03-11

Applicant: 东芝存储器株式会社

Inventor： 前嶋洋

IPC: G11C16/26 ,  G11C16/08 ,  G11C29/42 ,  G06F3/06

Abstract: 本发明的实施方式提供一种能够提高可靠性的存储系统。实施方式的存储系统包含：存储器件，包含存储单元阵列；以及控制器，对存储器件的动作进行控制，在存储单元阵列中指定第1区域(101)及第2区域(102)。第1区域(101)包含层叠在衬底(190)的第1存储单元(MCA)。第2区域(102)包含层叠在衬底(190)的上方的多个第2存储单元(MCB)。控制器能够将第1存储单元(MCA)连接于第1字线(WL)。此外，控制器能够将第2存储单元(MCB)连接于多个第2字线(WLk、WLk+1)。

公开(公告)号：CN106068655B

公开(公告)日：2020-04-10

申请号：CN201580011266.9

申请日：2015-03-13

Applicant: 东芝存储器株式会社

Inventor： 熊木良成 ,  松尾英知 ,  奈良和哉

IPC: H04W4/80 ,  H04W76/23 ,  H04M1/725 ,  H04W84/20

Abstract: 根据一个实施例，一种文件传送/接收装置包含通信方向管理单元及应用单元。在近场通信中，所述通信方向管理单元在其中与相对装置发生冲突的情况下切断与所述相对装置的连接，且在重新连接至所述相对装置之后，将所述文件传送/接收装置切换至主控模式及从属模式中的任一模式。所述应用单元根据由所述通信方向管理单元指定的模式以所述主控模式或所述从属模式在所述相对装置与所述文件传送/接收装置之间执行文件的传送、接收、或传送/接收。

公开(公告)号：CN110931544A

公开(公告)日：2020-03-27

申请号：CN201910143420.8

申请日：2019-02-26

Applicant: 东芝存储器株式会社

Inventor： 赤田裕亮

IPC: H01L29/06 ,  H01L21/78 ,  B23K26/38

Abstract: 实施方式提供一种能够抑制材料膜的剥离朝器件区域进展的半导体装置。本实施方式的半导体装置具备衬底，所述衬底具有设置有半导体元件的第1区域以及从第1区域设置到端部的第2区域。材料膜设置在第1及第2区域的上方。第1金属膜设置在第2区域的材料膜上或第1区域与第2区域之间的材料膜上。从第1区域中的材料膜的表面及第1金属膜之下的材料膜的表面朝向衬底凹陷的槽部设置在第1金属膜与第1区域之间的材料膜中。

公开(公告)号：CN110931489A

公开(公告)日：2020-03-27

申请号：CN201910138904.3

申请日：2019-02-25

Applicant: 东芝存储器株式会社

Inventor： 杉崎刚

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L27/11551 ,  H01L27/11573 ,  H01L27/1157 ,  H01L27/11578

Abstract: 实施方式的半导体存储装置具备：半导体衬底，具有第1主面及与所述第1主面对向的第2主面；存储单元阵列，设置在所述第1主面上，且积层着存储单元；第1电路，设置在所述第2主面上，使所述存储单元动作；以及导通孔，以贯通所述半导体衬底内的方式设置，将所述存储单元与所述第1电路电连接。