公开(公告)号：CN105990516B

公开(公告)日：2018-12-21

申请号：CN201510101487.7

申请日：2015-03-06

Applicant: 东芝存储器株式会社

Inventor： 后藤善秋 ,  赤田裕亮

IPC: H01L43/08

Abstract: 本发明的实施方式提供一种磁屏蔽效果经提高的半导体装置。实施方式的半导体装置(1)具备：磁屏蔽板(3)，包括基底部(31)、倾斜部(32)、及弯曲部(33)，所述基底部(31)设置在衬底(2)，所述倾斜部(32)从基底部(31)的端部朝向外侧斜向延伸，所述弯曲部(33)设置在倾斜部(32)的前端；半导体元件(4)，接着在磁屏蔽板(3)的基底部(31)上；密封树脂层(5)，密封磁屏蔽板(3)及半导体元件(4)；及磁屏蔽膜(6)，覆盖密封树脂层(5)的表面，与弯曲部(33)的一部分接触。

公开(公告)号：CN110970444A

公开(公告)日：2020-04-07

申请号：CN201910167490.7

申请日：2019-03-06

Applicant: 东芝存储器株式会社

Inventor： 赤田裕亮

IPC: H01L27/11551 ,  H01L27/11578 ,  H01L25/065

Abstract: 实施方式提供一种能够实现小型、薄型化的半导体装置及半导体装置的制造方法。实施方式的半导体装置具备：衬底，在第1面具有第1端子；以及第1半导体芯片，设置在第1面，且具有第2端子。第1半导体芯片在平行于第1面的方向上离开粘着性树脂而设置。此外，该半导体装置具备将第1端子与第2端子电连接的第1连接材。第1连接材的一部分埋入粘着性树脂中。进而，该半导体装置具备设置在衬底的第1面的第2半导体芯片以及设置在第2半导体芯片与第1面之间的粘着性树脂。

公开(公告)号：CN104716052B

公开(公告)日：2018-01-02

申请号：CN201410446963.4

申请日：2014-09-03

Applicant: 东芝存储器株式会社

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良德 ,  柳田明彦

IPC: H01L21/56

CPC classification number: H01L25/0655 ,  H01L21/561 ,  H01L23/3121 ,  H01L23/552 ,  H01L23/60 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明提供一种提高利用溅镀法的导电性屏蔽层的形成性的半导体装置的制造方法。在实施方式的制造方法中，准备包括作为被处理物搭载于配线基板上的半导体芯片及密封树脂层的多个半导体封装体(20)、以及包括多个被处理物收纳部(22)的托盘(21)。在托盘(21)的多个被处理物收纳部(22)内分别配置半导体封装体(20)。对配置于被处理物收纳部(22)内的半导体封装体(20)溅镀金属材料，形成覆盖密封树脂层的上表面及侧面与配线基板的侧面的至少一部分的导电性屏蔽层。

公开(公告)号：CN110931544A

公开(公告)日：2020-03-27

申请号：CN201910143420.8

申请日：2019-02-26

Applicant: 东芝存储器株式会社

Inventor： 赤田裕亮

IPC: H01L29/06 ,  H01L21/78 ,  B23K26/38

Abstract: 实施方式提供一种能够抑制材料膜的剥离朝器件区域进展的半导体装置。本实施方式的半导体装置具备衬底，所述衬底具有设置有半导体元件的第1区域以及从第1区域设置到端部的第2区域。材料膜设置在第1及第2区域的上方。第1金属膜设置在第2区域的材料膜上或第1区域与第2区域之间的材料膜上。从第1区域中的材料膜的表面及第1金属膜之下的材料膜的表面朝向衬底凹陷的槽部设置在第1金属膜与第1区域之间的材料膜中。

公开(公告)号：CN104716272B

公开(公告)日：2018-07-06

申请号：CN201410453121.1

申请日：2014-09-05

Applicant: 东芝存储器株式会社

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良徳 ,  柳田明彦

IPC: H01L51/56

CPC classification number: H01L21/67333 ,  H01L21/67 ,  H01L21/673 ,  H01L23/552 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48464 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中，准备如下部件：多个半导体封装体20，包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层；以及托盘21，包括多个被处理物收纳部22。在被处理物收纳部22内，形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。