公开(公告)号：FR3102296A1

公开(公告)日：2021-04-23

申请号：FR1911549

申请日：2019-10-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： JULIEN FRANCK ,  MARZAKI ABDERREZAK

IPC: H01L21/76 ,  H01L21/027 ,  H01L21/306 ,  H01L21/318

Abstract: Le procédé de fabrication de circuit intégré comprend une phase de formation de tranchées comprenant : - une formation d’une première couche d’arrêt (20) ; - une formation d’une deuxième couche d’arrêt (30) sur la première couche d’arrêt (20) dans une deuxième zone (Z2) seulement ; - une gravure sèche (400) configurée pour graver en un temps donné la première couche d’arrêt (20) puis au moins une première tranchée (410) dans le substrat (10) jusqu’à une première profondeur (P1), et pour graver en même temps dans la deuxième zone (Z2), la deuxième couche d’arrêt (30), puis la première couche d’arrêt (20), puis au moins une deuxième tranchée (420) dans le substrat (10) jusqu’à une deuxième profondeur (P2), la deuxième profondeur (P2) étant inférieure à la première profondeur (P1). Figure pour l’abrégé : Fig 12

公开(公告)号：FR3102268A1

公开(公告)日：2021-04-23

申请号：FR1911680

申请日：2019-10-18

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： GIAUME OLIVIER

IPC: G06F21/44

Abstract: Le système sur puce (CI) comprend une entrée (E) pour recevoir une ligne de données initiale (Linit), une première unité de traitement (1) couplée à ladite entrée et configurée pour traiter la ligne de données initiale et délivrer une première ligne de données traitée (L1), des premiers moyens de retard (4) couplés à la sortie de la première unité de traitement et configurés pour délivrer une première ligne de données traitée retardée (L11) d’un premier retard, des deuxième moyens de retard (5) couplées à l’entrée et configurés pour délivrer la ligne de données initiale retardée (Linit_ret) d’un deuxième retard, une deuxième unité de traitement (2) couplée à la sortie des deuxièmes moyens de retard et configurée pour traiter la ligne de données initiale retardée et délivrer une deuxième ligne de données traitée retardée (L2), et des moyens de comparaison (3) configurés pour comparer les contenus des première et deuxième lignes de données traitées retardées et délivrer un signal (S3) de non authentification si lesdits contenus ne sont pas identiques, les premier et deuxième retards étant égaux à une valeur variable. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3100346A1

公开(公告)日：2021-03-05

申请号：FR1909725

申请日：2019-09-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： ROMAIN FABRICE ,  LISART MATHIEU

IPC: G06F11/16

Abstract: Détection d'erreurs La présente description concerne un procédé de détection d'une erreur d'écriture d'une donnée (Data5) en mémoire dans lequel : - au moins deux parties (Code5A, Code5B) de même taille d'un mot binaire (Code5) représentatif de ladite donnée (Data5) sont stockées à la même adresse (AddL5) dans au moins deux circuits mémoire (51, 52) identiques ; et - des signaux internes de commande des deux circuits mémoire (51, 52) sont comparés. Figure pour l'abrégé : Fig. 10

公开(公告)号：FR3098949A1

公开(公告)日：2021-01-22

申请号：FR1907911

申请日：2019-07-15

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS ALPS SAS

Inventor： BENVENISTE MARC ,  JOURNET FABIEN ,  MARINET FABRICE

IPC: G06F21/44 ,  H04L9/32

Abstract: Fonction à sens unique La présente description concerne un procédé de mise en oeuvre d'une première fonction à sens unique par un dispositif dans lequel : - une deuxième fonction (551) prend en compte des états de noeuds numériques (51) répartis dans des circuits (53) du dispositif mettant en oeuvre des troisièmes fonctions ; - lesdits états des noeuds (51) dépendent d'un résultat (R) précédent de la première fonction ; et - dans lequel la deuxième fonction (551) et/ou les troisième fonctions sont des fonctions à sens unique. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR3097683A1

公开(公告)日：2020-12-25

申请号：FR1906583

申请日：2019-06-19

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： BOSCHER SAMUEL ,  REBOURS YANN ,  CUENCA MICHEL

IPC: H01L23/485 ,  H01L23/528 ,  H01L23/532

Abstract: Connexion de plusieurs circuits d'une puce électronique Puce électronique (100) comprenant plusieurs circuits (140) reliés par des pistes (160) à une bande commune (150) au moins en partie conductrice reliée à un noeud (130) d'application d'un potentiel fixe. Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3097387A1

公开(公告)日：2020-12-18

申请号：FR1906167

申请日：2019-06-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： JOLY YOHAN ,  BINET VINCENT ,  CUENCA MICHEL

IPC: H03K5/01 ,  H03K3/353

Abstract: Le circuit intégré (CI) comporte au moins une paire différentielle de transistors (NP, NM), un générateur de courant de polarisation (GIdiff) configuré pour générer un courant de polarisation (2*Idiff) sur un nœud de polarisation (Nd) couplé à une borne de source de chaque transistor (NP, NM) de ladite paire différentielle par un élément résistif respectif (R1, R2). Un générateur de courant de compensation (GItrim) est configuré pour générer un courant de compensation (Cd*Itrim) dans l’un des deux éléments résistifs (R1, R2), de façon à compenser une différence entre des valeurs effectives des tensions de seuil des transistors de ladite paire différentielle (NP, NM). Figure pour l’abrégé : Fig 1

公开(公告)号：FR3097348A1

公开(公告)日：2020-12-18

申请号：FR1906485

申请日：2019-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARNO THOMAS ,  LINGE YANIS

IPC: G06F21/72 ,  H04L9/28

Abstract: Protection d’exécution d’algorithmes de chiffrement La présente description concerne un procédé de protection d’exécution, par un circuit électronique, d’un algorithme de chiffrement symétrique par tours d’une donnée par une clé, dans lequel : au moins l’une parmi la donnée et la clé est masquée par au moins un masque ; et une fonction de tour est appliquée, à chaque tour de l’algorithme de chiffrement, à la clé ou donnée masquée et audit masque. Figure pour l'abrégé : Fig. 8

公开(公告)号：IT201900008385A1

公开(公告)日：2020-12-07

申请号：IT201900008385

申请日：2019-06-07

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： MANGANO DANIELE ,  VAN DER TUIJN ROLAND ,  BUTTA' PASQUALE

公开(公告)号：FR3095912A1

公开(公告)日：2020-11-13

申请号：FR1904732

申请日：2019-05-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： CORDIER NICOLAS ,  TORNAMBE ANTHONY

IPC: H04B5/00 ,  G06K7/10

Abstract: Lors de la production de l’objet, on effectue un étalonnage (50) de l’objet avec un lecteur de référence, ledit étalonnage comportant un placement du lecteur de référence à différentes distances de l’objet correspondant à différentes valeurs d’un paramètre au sein de l’objet représentatif de l’intensité du signal reçu par l’objet, et pour chaque distance, une détermination d’une compensation de déphasage interne à l’objet par rapport à un déphasage interne nominal, permettant d’obtenir une amplitude de modulation de charge supérieure en valeur absolue à un seuil, et un stockage (51) d’une table de correspondance (LKT) entre les différentes valeurs dudit paramètre et les compensations correspondantes de déphasage interne. Lors d’une communication de l’objet ainsi produit avec un lecteur du même type que le lecteur de référence, l’objet détermine la valeur dudit paramètre et applique automatiquement ladite compensation de déphasage correspondant à la valeur de ce paramètre, à partir de ladite table de correspondance stockée. Figure pour l’abrégé : Fig 5

公开(公告)号：FR3095562A1

公开(公告)日：2020-10-30

申请号：FR1904338

申请日：2019-04-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MANGIONE JOSE

IPC: H04L47/56 ,  G06F13/16 ,  G06K19/02

Abstract: Procédé de transfert de données entre une première interface de communication et une deuxième interface de communication (IF1) d’un circuit intégré, la première interface de communication étant une interface de communication sans contact et la deuxième interface (IF2) étant couplée à une unité de traitement (MCU) externe au circuit intégré (IC), le procédé comprenant un premier mode de transfert (MDTR1) comportant un stockage temporaire des données transférées dans un premier moyen de mémoire volatile (MM1) accessible simultanément ou quasi simultanément d’une part par des moyens de traitement (MT) couplés à ladite première interface de communication (IF1) et d’autre part par ladite unité de traitement (MCU) via ladite deuxième interface de communication (IF2). Figure pour l’abrégé : Fig 1