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1.发明专利
公开(公告)号：FR3122284A1
公开(公告)日：2022-10-28
申请号：FR2104162
申请日：2021-04-21
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK
Abstract: Le circuit intégré comporte au moins un élément capacitif (CPP) comprenant : - une première couche conductrice (P1), délimitée par un contour (P1cntr) ;- une couche diélectrique basse tension (GO) recouvrant la première couche conductrice (P1) ; - une deuxième couche conductrice (P2) comportant : -- une première partie (P2int) située sur une zone centrale de la première couche conductrice (P1), -- une deuxième partie (P2ext) située sur la première couche conductrice (P1) en bordure intérieure de tout le contour de la première couche conductrice (brdr_int), et sur la face avant (FA) en bordure extérieure de tout le contour de la première couche conductrice (brdr_ext), la première partie (P2int) et la deuxième partie (P2ext) de la deuxième couche conductrice étant électriquement séparées, la première couche conductrice (P1) étant électriquement connectée à la deuxième partie de la deuxième couche conductrice (P2ext). Figure pour l’abrégé : Fig 2
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公开(公告)号：FR3114686A1
公开(公告)日：2022-04-01
申请号：FR2009976
申请日：2020-09-30
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , GAY ROMERIC
IPC: H01L29/739 , H01L21/335
Abstract: Le texte concerne un procédé de fabrication d’un transistor MOS à triple grille, comprenant :- la fourniture d’un substrat semi-conducteur (1) comprenant au moins une région active (100) entourée latéralement par des régions électriquement isolantes (2) ;- la gravure de tranchées (101) de part et d’autre d’une zone (10) de ladite région active configurée pour former un canal (C) du transistor jusqu’au substrat (1) ;- la formation d’une couche électriquement isolante (11) sur la surface intérieure de chacune desdites tranchées (101) ;- le remplissage de chaque tranchée (101) avec un matériau semi-conducteur (12) ou électriquement conducteur jusqu’à une surface supérieure de la région active, de sorte à former une grille verticale (GV1, GV2) respective ;- la formation d’une couche électriquement isolante (11) sur la surface supérieure de la zone (10) de la région active configurée pour former le canal du transistor ;- le dépôt d’au moins un matériau semi-conducteur (12) ou électriquement conducteur sur la couche électriquement isolante (11) formée sur la surface supérieure de la région active, de sorte à former une grille horizontale (GH). Figure pour l’abrégé : Fig 4
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3.发明专利
公开(公告)号：FR3093591B1
公开(公告)日：2021-04-02
申请号：FR1902277
申请日：2019-03-06
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK
IPC: H01L29/72 , H01L21/027 , H01L21/20 , H01L21/304 , H01L21/306 , H01L21/762 , H01L21/763 , H01L29/06 , H01L29/41
Abstract: Un circuit intégré comporte un substrat semiconducteur (SUB) ayant une face avant (FA), une région diélectrique (STI) s’étendant dans le substrat à partir de la face avant (FA). Au moins un élément capacitif (CHV) comporte, sur une surface de la région diélectrique (STI) au niveau de la face avant (FA), un empilement d’une première région conductrice (P0), d’une deuxième région conductrice (P1), et d’une troisième région conductrice (P2). La deuxième région conductrice (P1) est isolée électriquement de la première région conductrice (P0) par une première région diélectrique (DI1) et est isolée électriquement de la troisième région conductrice (P2) par une deuxième région diélectrique (DI2). Figure pour l’abrégé : Fig 9
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公开(公告)号：FR3099640A1
公开(公告)日：2021-02-05
申请号：FR1908775
申请日：2019-07-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： JULIEN FRANCK , MARZAKI ABDERREZAK
IPC: H01L23/50 , H01L21/8238 , H01L29/788
Abstract: Le procédé de fabrication d’un circuit intégré comprend une fabrication d’au moins un premier transistor configuré pour fonctionner à une tension d’alimentation comprise entre 1,8V et 5V et une fabrication d’au moins un transistor à grille flottante, dans lequel lesdites fabrications du premier transistor et du transistor à grille flottante comprennent une étape commune de formation d’une couche diélectrique configurée pour former une couche diélectrique tunnel du transistor à grille flottante, destinée à permettre des transferts de charges par effet Fowler-Nordheim à des tensions supérieures à 10V, et pour former une couche diélectrique de grille du premier transistor. Figure pour l’abrégé : Fig 2
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公开(公告)号：FR3080948B1
公开(公告)日：2025-01-17
申请号：FR1853778
申请日：2018-05-02
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK
Abstract: Le circuit intégré comprend au moins un élément capacitif (C) comprenant une première électrode munie d'une première plaque (Pl) électriquement conductrice située sur un caisson semiconducteur d'un premier type de conductivité (PW), une deuxième électrode munie d'une deuxième plaque (P2) électriquement conductrice sur la première plaque, du caisson (PW), et d'une région superficielle (NS) fortement dopée d'un deuxième type de conductivité opposé au premier type de conductivité située sous la première plaque et en surface du caisson, et une région diélectrique (OxT, OxG) interélectrodes séparant électriquement la première électrode et la deuxième électrode.
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Patent Agency Ranking6.发明专利
公开(公告)号：FR3080949B1
公开(公告)日：2021-05-28
申请号：FR1853887
申请日：2018-05-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： HUBERT QUENTIN , MARZAKI ABDERREZAK , DELALLEAU JULIEN
IPC: H01L27/11563 , H01L21/8229
Abstract: Le dispositif de mémoire non volatile, comprend un plan mémoire (PM) comportant des rangées (RG) et des colonnes (COL) de cellules mémoires, les colonnes (COL) de cellules mémoires comportant des paires de cellules mémoires jumelles (CEL1, CEL2), les deux transistors de sélection (ST1, ST2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de sélection enterrée commune (SG), les deux transistors d'état (T1, T2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de commande enterrée commune (CG) surmontant la grille de sélection commune (SG), le dispositif comprenant en outre, pour chaque paire de cellules mémoires jumelles (CEL1, CEL2) deux régions diélectriques (QDi) situées entre la grille de commande commune (CG) et le caisson (IPW) formant de part et d'autre de la grille de commande (CG) deux interfaces diélectriques de piégeage de charges (QTI1, QTI2) respectivement dédiées aux deux cellules mémoires jumelles (CEL1, CEL2).
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公开(公告)号：FR3087027A1
公开(公告)日：2020-04-10
申请号：FR1871140
申请日：2018-10-08
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , FORNARA PASCAL
Abstract: La présente description concerne un élément capacitif comprenant une tranchée (104) et, à l'aplomb de la tranchée, des premières portions d'une première couche (220) en oxyde de silicium et des premières portions de deuxième (240) et troisième (120) couches conductrices comprenant du silicium polycristallin ou amorphe, la première portion de la première couche étant entre et en contact avec les premières portions des deuxième et troisième couches.
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公开(公告)号：FR3084771A1
公开(公告)日：2020-02-07
申请号：FR1857122
申请日：2018-07-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , FORNARA PASCAL
Abstract: Le circuit intégré comporte au moins un élément anti-fusible (10), comprenant un empilement d'une première région conductrice (11), d'une couche diélectrique (13), et d'une deuxième région conductrice (15). La première région conductrice (11) est logée dans une tranchée s'étendant depuis une première face (4) d'un substrat semiconducteur (1) en profondeur dans le substrat (1), tandis que la couche diélectrique (13) repose sur la première face (4) du substrat (1) et la deuxième région conductrice (15) repose sur la couche diélectrique (13).
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公开(公告)号：FR3069954B1
公开(公告)日：2020-02-07
申请号：FR1757372
申请日：2017-08-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , RIVERO CHRISTIAN , HUBERT QUENTIN
Abstract: Circuit électronique intégré comportant un substrat semi-conducteur (1) comprenant un caisson semi-conducteur (2) isolé du reste du substrat (1) par au moins une région semi-conductrice (3) réalisée au moins en partie sous le caisson semi-conducteur (2), et comprenant un dispositif (DIS) de détection d'un amincissement du substrat (1) par sa face arrière comportant un transistor vertical (TR2), des moyens de polarisation du transistor vertical, et des moyens de comparaison (5) couplés au transistor vertical (TR2) et configurés pour générer un signal (RST) ayant une première valeur si la valeur du courant traversant le transistor vertical (TR2) est supérieure ou égale à une valeur seuil, et une deuxième valeur si la valeur du courant traversant le transistor vertical (TR2) est inférieure à la valeur seuil.
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公开(公告)号：FR3080948A1
公开(公告)日：2019-11-08
申请号：FR1853778
申请日：2018-05-02
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK
Abstract: Le circuit intégré comprend au moins un élément capacitif (C) comprenant une première électrode munie d'une première plaque (Pl) électriquement conductrice située sur un caisson semiconducteur d'un premier type de conductivité (PW), une deuxième électrode munie d'une deuxième plaque (P2) électriquement conductrice sur la première plaque, du caisson (PW), et d'une région superficielle (NS) fortement dopée d'un deuxième type de conductivité opposé au premier type de conductivité située sous la première plaque et en surface du caisson, et une région diélectrique (OxT, OxG) interélectrodes séparant électriquement la première électrode et la deuxième électrode.
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