公开(公告)号：KR1020010011118A

公开(公告)日：2001-02-15

申请号：KR1019990030345

申请日：1999-07-26

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  신홍재

IPC: H01L21/28

Abstract: PURPOSE: A forming method is to provide a metal interconnect of a semiconductor device using a low dielectric constant organic dielectric layer with high porosity as an intermetallic insulating layer, thus to prevent a bowing effect and damage of the dielectric layer. CONSTITUTION: A forming method of a metal interconnect comprises the steps of: forming the first metal layer pattern to be connected with a portion of a semiconductor substrate(310); forming an etching barrier layer(340) on the first metal layer pattern; forming an insulating layer pattern on the etching barrier layer in the same size as a via hole to be formed; forming a low dielectric constant organic dielectric layer(380) on the insulating layer pattern; planarizing the dielectric layer to expose the insulating layer pattern; removing the insulating layer pattern to form a via hole for exposing the etching barrier layer; removing the exposed etching barrier layer to form a via hole for exposing the first metal layer pattern; and successively forming a metallic barrier(400) and the second metal layer pattern(410) in the via hole.

Abstract translation: 目的：一种形成方法是使用具有高孔隙率的低介电常数有机电介质层作为金属间绝缘层来提供半导体器件的金属互连，从而防止弯曲效应和电介质层的损坏。 构成：金属互连的形成方法包括以下步骤：形成要与半导体衬底（310）的一部分连接的第一金属层图案; 在所述第一金属层图案上形成蚀刻阻挡层（340）; 在蚀刻阻挡层上形成与要形成的通孔相同尺寸的绝缘层图案; 在所述绝缘层图案上形成低介电常数有机介电层（380）; 平坦化介电层以暴露绝缘层图案; 去除绝缘层图案以形成用于暴露蚀刻阻挡层的通孔; 去除暴露的蚀刻阻挡层以形成用于暴露第一金属层图案的通孔; 并且在所述通孔中依次形成金属阻挡层（400）和所述第二金属层图案（410）。

公开(公告)号：KR100269317B1

公开(公告)日：2000-12-01

申请号：KR1019970067080

申请日：1997-12-09

Applicant: 삼성전자주식회사

Inventor： 구주선

IPC: H01L21/302

CPC classification number: H01L21/3105 ,  H01L21/31056 ,  H01L21/31111 ,  H01L27/10808 ,  H01L27/10894

Abstract: PURPOSE: A semiconductor device for planarization is provided to easily perform a planarization by a wet-etch process, by forming a spin-on-glass(SOG) layer composed of hydrosilesquioxane(HSG) as an interlayer dielectric formed on a semiconductor substrate having a step difference, and by performing a hardening through an electron beam to control the etch rate of the SOG layer. CONSTITUTION: A cell region(102) has a high step region formed on a semiconductor substrate(100). A peripheral region(104) has a low step region formed in a different region of the semiconductor substrate. The first layer(106) is formed on the cell region and the peripheral region. The second layer is formed on the first layer, and hardened only in the peripheral region to have an etch rate different from that of the layer on the cell region.

Abstract translation: 目的：提供一种用于平坦化的半导体器件，通过形成由半导体衬底上形成的层间绝缘膜（hydroqualquioxane，HSG）构成的旋涂玻璃（SOG）层，通过湿式蚀刻工艺容易进行平坦化， 并且通过通过电子束进行硬化来控制SOG层的蚀刻速率。 构成：单元区域（102）具有形成在半导体衬底（100）上的高台阶区域。 周边区域（104）具有形成在半导体衬底的不同区域中的低阶段区域。 第一层（106）形成在单元区域和周边区域上。 第二层形成在第一层上，仅在外围区域硬化，以具有与电池区域上的层的蚀刻速率不同的蚀刻速率。

公开(公告)号：KR100255659B1

公开(公告)日：2000-05-01

申请号：KR1019960009578

申请日：1996-03-30

Applicant: 삼성전자주식회사

Inventor： 최지현 ,  이해정 ,  황병근 ,  구주선

IPC: H01L21/31

CPC classification number: H01L23/564 ,  H01L21/02134 ,  H01L21/02282 ,  H01L21/0234 ,  H01L21/02362 ,  H01L21/316 ,  H01L21/31612 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A method for processing an SOG layer of a semiconductor device is provided to reduce a moisture absorption characteristic of an SOG(Spin On Glass) layer used as an interlayer dielectric. CONSTITUTION: An SOG(Spin On Glass) is formed on a base layer(10) with a predetermined pattern(20). A silicon substrate or an insulating layer is used as the base layer(10). A conductive line or a capacitor is used as the predetermined pattern(20). The SOG layer(30) is formed by laminating an SOG material on a surface of a wafer and rotating the wafer. The SOG layer(30) is baked under 400 degrees centigrade during 30 minutes. An oxide layer(40) is deposited on the SOG layer(30). An annealing process for the whole structure is performed under 550 to 800 degrees centigrade.

Abstract translation: 目的：提供一种用于处理半导体器件的SOG层的方法，以减少用作层间电介质的SOG（旋转玻璃）层的吸湿特性。 构成：在具有预定图案（20）的基底层（10）上形成SOG（玻璃上旋转）。 硅衬底或绝缘层用作基层（10）。 使用导线或电容器作为预定图案（20）。 SOG层（30）通过将SOG材料层压在晶片的表面上并旋转晶片而形成。 SOG层（30）在30分钟内在400摄氏度下烘烤。 氧化物层（40）沉积在SOG层（30）上。 整个结构的退火处理在550至800摄氏度下进行。

公开(公告)号：KR100243279B1

公开(公告)日：2000-02-01

申请号：KR1019970002977

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 박희숙 ,  구주선

IPC: H01L21/31

Abstract: 폴리머(Polymer)를 금속 배선 사이의 절연물질로 사용하는 금속 배선의 층간절연막 형성방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 금속배선이 밀집된 영역과, 금속배선이 없는 영역을 갖는 반도체 기판의 금속배선의 층간절연막 형성방법에 있어서, 하부막이 형성된 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 결과물의 상에 캡핑층용 절연막을 증착하고 상기 하부막의 일부를 과도식각(over etching)하여 상기 금속배선의 상부에 캡핑층을 형성하는 단계와, 상기 결과물 상에 유기폴리머로 된 제1 절연막을 형성하는 단계와, 상기 금속배선이 밀집된 영역에서는 캡핑층이 노출되고, 없는 영역에서는 하부막이 드러날 때까지 상기 제1 절연막을 식각하는 단계와, 상기 제1 절연막의 식각이 끝난 반도체 기판의 전면에 제2 절연막을 증착하는 단계와, 상기 제2 절연막의 단차를 평탄화하는 단계를 포함하여 구성되는 것을 특징으로 하는 금속 배선의 층간절� ��막 형성방법을 제공한다. 따라서, 기존의 층간절연막인 산화막보다 저유전성이 우수한 유기 폴리머(Polymer)를 금속 배선의 층간 절연막으로 사용하여 금속 배선 사이의 기생 커패시턴스를 없애고, 배선용량을 효과적으로 낮출수 있다.

公开(公告)号：KR100230386B1

公开(公告)日：1999-11-15

申请号：KR1019960056833

申请日：1996-11-22

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  구주선

IPC: H01L21/28 ,  H01L21/3205

Abstract: 금속 층간절연막 형성방법이 개시되어 있다. 이 방법은 반도체기판의 소정영역 상에 하부 금속배선을 형성하는 단계와, 상기 결과물 전면에 평탄화 절연막을 형성하는 단계와, 상기 평탄화 절연막 상에 적어도 2층 이상의 물질막이 불연속적으로 적층된 상부 캐핑 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 상기 상부 캐핑절연막을 습식 식각용액으로 등방성 식각하여 비아홀의 경사진 측벽을 형성할 때 상부 캐핑 절연막 내에 존재하는 핀홀을 통하여 습식 식각용액이 상기 평탄화 절연막까지 침투하는 현상을 방지할 수 있으므로 평탄화절연막에 식각 손상이 가해지는 것을 방지할 수 있다.

公开(公告)号：KR1019980038008A

公开(公告)日：1998-08-05

申请号：KR1019960056833

申请日：1996-11-22

Applicant: 삼성전자주식회사

Inventor： 김창규 ,  구주선

IPC: H01L21/28 ,  H01L21/3205

Abstract: 금속 층간절연막 형성방법이 개시되어 있다. 이 방법은 반도체기판의 소정영역 상에 하부 금속배선을 형성하는 단계와, 상기 결과물 전면에 하부 캐핑 절연막을 형성하는 단계와, 상기 하부 캐핑 절연막 상에 평탄화 절연막을 형성하는 단계와, 상기 평탄화 절연막 상에 적어도 2층 이상의 물질막이 불연속적으로 적층된 상부 캐핑 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 상기 상부 캐핑절연막을 습식 식각용액으로 등방성 식각하여 비아홀의 경사진 측벽을 형성할 때 상부 캐핑 절연막 내에 존재하는 핀홀을 통하여 습식 식각용액이 상기 평탄화 절연막까지 침투하는 현상을 방지할 수 있으므로 평탄화절연막에 식각 손상이 가해지는 것을 방지할 수 있다.

公开(公告)号：KR1019980036067A

公开(公告)日：1998-08-05

申请号：KR1019960054541

申请日：1996-11-15

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  최지현 ,  황병근 ,  이해정

IPC: H01L21/28

Abstract: 다층 금속 배선 패턴 및 그 제조방법은 상기 제1 도전층 패턴은 그 측면에 절연막 스페이서가 구비되어 있고 상면에는 제1 절연층 패턴과 도전성 플러그를 구비하고 있다.
따라서 종래 기술에서 문제가 되었던 갭 필링문제를 해결할 수 있다. 즉, 상기 스페이서는 상기 제1 도전층 패턴의 측면을 완만하게 하여 SOG를 사용하면 상기 제1 도전층 패턴간의 간격이 좁더라도 보이드없이 완전히 채울 수 있다. 또한, SOG가 상기 제1 도전층 패턴과 직접 접촉되지 않으므로 두 물질사이에 저항물질층이 형성되지 않는다. 따라서 제1 도전층 패턴의 저항은 높아지지 않는다.
또 하나, 상기 SOG를 상술한 바와 같이 저 유전물질로 채움으로써 상기 제1 도전층 패턴간에 형성될 수도 있는 기생 커패시터의 커패시턴스를 작게하여 누설전류를 최소화할 수 있다.

公开(公告)号：KR1019980026854A

公开(公告)日：1998-07-15

申请号：KR1019960045420

申请日：1996-10-11

Applicant: 삼성전자주식회사

Inventor： 이해정 ,  황병근 ,  최지현 ,  구주선

IPC: H01L21/304

Abstract: 본 발명은 2 내지 8개의 아자(aza)기 또는 옥사(oxa)기를 포함하는 매크로사이클(macrocylcle) 화합물로 이루어진 군으로부터 선택된 리간드와 금속으로 이루어진 리간드 착물이 결합된 연마제 및 용매를 포함하는 금속막의 화학기계적 폴리싱용 조성물을 제공한다. 본 발명에 따른 폴리싱 조성물을 사용하면 산화제로서 K
3 Fe(CN)
6 , Fe(NO
3 )
3 등과 같은 금속 착물을 사용하여 금속 표면을 화학기계적으로 폴리싱하는 경우에 나타나는 연마제의 응집이나 금속의 오염 현상이 발생되지 않는다.

公开(公告)号：KR1019980008953A

公开(公告)日：1998-04-30

申请号：KR1019960029331

申请日：1996-07-19

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  최지현 ,  황병근 ,  이해정

IPC: H01L27/108

公开(公告)号：KR1019970067701A

公开(公告)日：1997-10-13

申请号：KR1019960009578

申请日：1996-03-30

Applicant: 삼성전자주식회사

Inventor： 최지현 ,  이해정 ,  황병근 ,  구주선

IPC: H01L21/31

Abstract: 본 발명은 반도체 장치의 SOG층 처리 방법에 관한 것으로서, 본 발명에 따른 SOG층 처리 방법은 소정의 패턴이 형성된 하지막상에 SOG층을 형성하는 단계와, 상기 SOG층을 750℃이하의 온도로 경화(bake)시키는 단계와, 상기 SOG층상에 흡습 방지층을 형성하는 단계와, 얻어진 결과물을 550℃이상의 온도에서 어닐링하는 단계를 포함한다. 본 발명의 방법에 따르면, 반도체 장치에서 층간 절연막으로 사용되는 SOG층의 흡습성을 현저하게 감소시킬 수 있다.