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61.发明公开폐루프 대역폭을 적응적으로 제어할 수 있는 올-디지털 위상 동기 루프, 이의 동작 방법, 및 이를 포함하는 장치들 审中-实审用于适应性地控制闭环带宽的全数字锁相环，其方法和具有该相位的装置
公开(公告)号：KR1020140112244A
公开(公告)日：2014-09-23
申请号：KR1020130026740
申请日：2013-03-13
Applicant: 삼성전자주식회사
CPC classification number: H03L7/1075 , H03L7/06 , H03L7/089 , H03L7/091 , H03L7/0991 , H03L2207/50
Abstract: An operation method of an all-digital phase-locked loop (ADPLL) includes a step of detecting a phase change of a feedback signal of the ADPLL by using a search window and a step of controlling a closed-loop bandwidth of the ADPLL based on a detected result. A closed-loop bandwidth when the phase change is detected outside of the search window is greater than a closed-loop bandwidth when the phase change is detected within the search window.
Abstract translation: 全数字锁相环（ADPLL）的操作方法包括通过使用搜索窗口检测ADPLL的反馈信号的相位变化的步骤，以及基于ADPLL的闭环带宽控制步骤 检测结果。 当在搜索窗口内检测到相位变化时，在搜索窗口之外检测到相位变化时的闭环带宽大于闭环带宽。
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公开(公告)号：KR1020140105108A
公开(公告)日：2014-09-01
申请号：KR1020130018869
申请日：2013-02-21
Applicant: 삼성전자주식회사
IPC: H01L25/065 , H01L23/28
CPC classification number: H03H9/0542 , H01L24/73 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/45139 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2924/00014 , H01L2924/15331 , H03H9/0547 , H03H9/1014 , H01L2924/00 , H01L2924/00012 , H01L2924/00011 , H01L2224/45099
Abstract: Provided are a sealed crystal oscillator and a semiconductor package including the same. The semiconductor package includes: a package substrate; an integrated circuit chip formed on one surface of the package substrate; and a sealed quartz oscillator formed on at least one of the inside, one surface, and the other surface of the package substrate, wherein the sealed quartz oscillator includes a substrate, a quartz blank formed on one surface of the substrate, and a sealing cap covering at least one surface of the quartz blank and including metal.
Abstract translation: 提供一种密封晶体振荡器和包括该晶体振荡器的半导体封装。 半导体封装包括：封装衬底; 形成在所述封装基板的一个表面上的集成电路芯片; 以及密封石英振荡器，其形成在所述封装基板的内表面和所述另一表面中的至少一个上，其中所述密封石英振荡器包括基板，形成在所述基板的一个表面上的石英坯料，以及密封盖 覆盖石英坯料的至少一个表面并且包括金属。
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公开(公告)号：KR1020120139408A
公开(公告)日：2012-12-27
申请号：KR1020110059199
申请日：2011-06-17
Applicant: 삼성전자주식회사
CPC classification number: H03K19/0013 , G06F1/26 , G09G3/3611 , G09G3/38
Abstract: PURPOSE: A semiconductor integrated circuit and a power supply method thereof are provided to reduce power consumption by combining circuit blocks between a power voltage and the ground in a cascade form. CONSTITUTION: A power voltage generator(110) generates first and second power voltages. The power voltage generator provides the first power voltage to a first power bus. The power voltage generator provides the second power voltage to a power bus. One or more first circuit blocks(120) are combined between the first power bus and the second power bus. One or more second circuits(130,140,150) are combined with the power bus and the ground.
Abstract translation: 目的：提供一种半导体集成电路及其电源方法，以通过以级联形式组合电源电压和地之间的电路块来降低功耗。 构成：电源电压发生器（110）产生第一和第二电源电压。 电源电压发生器为第一电源总线提供第一电源电压。 电源电压发生器为电源总线提供第二电源电压。 一个或多个第一电路块（120）组合在第一电力总线和第二电力总线之间。 一个或多个第二电路（130,140,150）与电力总线和地面组合。
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公开(公告)号：KR1020080082428A
公开(公告)日：2008-09-11
申请号：KR1020070115186
申请日：2007-11-13
Applicant: 삼성전자주식회사
CPC classification number: H04B3/54 , H04B2203/5466
Abstract: A low voltage data transmission circuit is provided to set voltage signals which are recognized by a receiver more highly than a grounding level of the receiver even when the grounding level of the receiver is higher than a grounding level of the transmission circuit, thereby stably sending signals. A first transmission line(10) transmits a first voltage signal to a receiver(200). A second transmission line(20) transmits a second voltage signal which forms a differential pair with the first voltage signal. A first source resistor(30) is serially connected between the first transmission line and the receiver. A second source resistor(40) is serially connected between the second transmission line and the receiver. A control unit(50) enables voltage levels of the first and second voltage signals to be higher than a grounding level of a receiving side of the receiver, so that the receiver recognizes the higher levels.
Abstract translation: 即使接收器的接地电平高于发送电路的接地电平，也提供了低电压数据传输电路，用于设定比接收机的接地电平高的接收器识别的电压信号，从而稳定地发送信号 。 第一传输线（10）将第一电压信号发送到接收器（200）。 第二传输线（20）传输与第一电压信号形成差分对的第二电压信号。 第一源电阻器（30）串联连接在第一传输线和接收器之间。 第二源极电阻（40）串联连接在第二传输线和接收器之间。 控制单元（50）使得第一和第二电压信号的电压电平高于接收器的接收侧的接地电平，使得接收器识别更高的电平。
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公开(公告)号：KR100520300B1
公开(公告)日：2005-10-13
申请号：KR1020040006624
申请日：2004-02-02
Applicant: 삼성전자주식회사
IPC: H04B15/00
CPC classification number: H04L25/4919
Abstract: 인접한 채널 간의 크로스 토크를 줄일 수 있는 고속신호 인터페이스 방법이 개시되어 있다. 고속신호 인터페이스 방법은 클럭신호에 응답하여 송신측으로부터 일련의 디지털 신호를 수신하는 제 1 단계, 클럭신호에 응답하여 디지털 신호를 KL 레벨 PAM 시스템(K, L은 자연수, K≠L)을 사용하여 코드화하는 제 2 단계, 및 클럭신호에 응답하여 제 2 단계를 번갈아 순차적으로 진행한 후 코드화된 디지털 신호를 수신측으로 출력하는 제 3 단계를 구비한다. 따라서, 고속신호 인터페이스 방법은 이웃하는 인터커넥트에 크로스 토크를 발생시키는 인터커넥트 상의 신호의 최대 천이 간격을 줄임으로써 크로스 토크를 줄일 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050078779A
公开(公告)日：2005-08-08
申请号：KR1020040006624
申请日：2004-02-02
Applicant: 삼성전자주식회사
IPC: H04B15/00
CPC classification number: H04L25/4919
Abstract: 인접한 채널 간의 크로스 토크를 줄일 수 있는 고속신호 인터페이스 방법이 개시되어 있다. 고속신호 인터페이스 방법은 클럭신호에 응답하여 송신측으로부터 일련의 디지털 신호를 수신하는 제 1 단계, 클럭신호에 응답하여 디지털 신호를 KL 레벨 PAM 시스템(K, L은 자연수, K≠L)을 사용하여 코드화하는 제 2 단계, 및 클럭신호에 응답하여 제 2 단계를 번갈아 순차적으로 진행한 후 코드화된 디지털 신호를 수신측으로 출력하는 제 3 단계를 구비한다. 따라서, 고속신호 인터페이스 방법은 이웃하는 인터커넥트에 크로스 토크를 발생시키는 인터커넥트 상의 신호의 최대 천이 간격을 줄임으로써 크로스 토크를 줄일 수 있다.
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公开(公告)号：KR1020010073292A
公开(公告)日：2001-08-01
申请号：KR1020000001553
申请日：2000-01-13
Applicant: 삼성전자주식회사
Inventor： 박재진
IPC: H03K5/22
CPC classification number: H03K5/24 , H03F3/45475 , H03F3/45968
Abstract: PURPOSE: A voltage comparator circuit is provided to compensate for exact offset voltage with small quantity of power consumption regardless of operation speed of a system. CONSTITUTION: The first amplifier(110) is designed for compensating for the offset voltage included in the input signal of the voltage comparator. The second amplifier(120) has a negative feedback loop which compensates for the offset voltage included in the output signal from the first amplifier(110) using closed-loop compensation method. The latch comparator(130) digitalize the output signal from the second amplifier(120). The capacitor(C2) is connected to the negative input terminal of the second amplifier(120) and is designed for sampling the offset voltage included in the output signal form the first amplifier(110).
Abstract translation: 目的：提供电压比较器电路，无论系统的运行速度如何，都能以少量功耗补偿精确的失调电压。 构成：第一放大器（110）被设计用于补偿包括在电压比较器的输入信号中的偏移电压。 第二放大器（120）具有负反馈环路，其使用闭环补偿方法来补偿来自第一放大器（110）的输出信号中包括的偏移电压。 锁存比较器（130）对来自第二放大器（120）的输出信号进行数字化。 电容器（C2）连接到第二放大器（120）的负输入端，并且被设计用于对包括在第一放大器（110）中的输出信号中的偏移电压进行采样。
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公开(公告)号：KR100252478B1
公开(公告)日：2000-04-15
申请号：KR1019970018021
申请日：1997-05-09
Applicant: 삼성전자주식회사
IPC: H03M1/10
Abstract: PURPOSE: A method for evaluating amplifier offset of an analog-digital converter is provided which evaluates a degree of generation of the offset in digital values in order to remove the amplifier offset of the analog-digital converter adapted for high-speed signal processing circuits. CONSTITUTION: The first reference voltage applied to the non-inverted input port of an amplifier(18) for evaluating offset is simultaneously applied to the inverted input port of the offset amplifier, and the first reference voltage is supplied to the inverted input port of each of upper and lower offset evaluating amplifiers(16,20). The offset of the offset amplifier is evaluated based on the levels of voltages obtained by dividing the output voltages of the three amplifiers by the voltage division resistors connected between the upper amplifier and the offset amplifier and between the offset amplifier and the lower amplifier.
Abstract translation: 目的：提供一种用于评估模拟数字转换器的放大器偏移的方法，其评估数字值中的偏移量的产生程度，以便去除适用于高速信号处理电路的模拟数字转换器的放大器偏移。 构成：施加到用于评估偏移的放大器（18）的非反相输入端口的第一参考电压被同时施加到偏移放大器的反相输入端口，并且第一参考电压被提供给每个的反相输入端口 的上和下偏移评估放大器（16,20）。 基于通过将连接在上放大器和偏移放大器之间以及偏移放大器与下放大器之间的分压电阻器分开三个放大器的输出电压获得的电压的电平来评估偏移放大器的偏移。
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公开(公告)号：KR1020000009811A
公开(公告)日：2000-02-15
申请号：KR1019980030448
申请日：1998-07-28
Applicant: 삼성전자주식회사
Inventor： 박재진
IPC: H03G9/00
Abstract: PURPOSE: Analog operational amplifier has a miller compensation circuit providing a variable output load capacitance. CONSTITUTION: A miller compensation circuit for analog operational amplifier includes a first terminal connected to the operational amplifier, and a second terminal receiving a sum of the capacitance as an input. A first switch array has first group switches commonly connected to the first terminal. A second switch array has second group switches connected in series to the first group switches. A plurality of capacitors are connected in parallel to the second group switches and the second terminal. Third group switches are connected to both ends of the capacitor. Thereby, although the output load capacitance of the operational amplifier is varied, the on-off operations of the switches are controlled, and thus provides a miller compensation capacitance proper to the output load.
Abstract translation: 目的：模拟运算放大器具有提供可变输出负载电容的铣刀补偿电路。 构成：用于模拟运算放大器的铣刀补偿电路包括连接到运算放大器的第一端子和接收电容之和作为输入的第二端子。 第一开关阵列具有通常连接到第一端子的第一组开关。 第二开关阵列具有与第一组开关串联连接的第二组开关。 多个电容器并联连接到第二组开关和第二端子。 第三组开关连接到电容器的两端。 因此，尽管运算放大器的输出负载电容是变化的，但开关的开 - 关操作被控制，因此提供适合于输出负载的铣刀补偿电容。
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公开(公告)号：KR100155946B1
公开(公告)日：1998-12-15
申请号：KR1019960017206
申请日：1996-05-21
Applicant: 삼성전자주식회사
IPC: H03F3/00
Abstract: 본 발명은 증폭회로를 공개한다. 입력신호를 증폭하여 출력하며 제1출력 오프셋을 가지는 적어도 하나의 연산 증폭기를 포함하고, 제1출력 오프셋을 제거하는 기능을 가진 그 증폭 회로는, 제1출력 오프셋과 동일한 제2출력 오프셋을 가지며, 입력신호를 증폭 또는 버퍼링하여 출력하는 오프셋 제거용 연산 증폭기와, 오프셋 제거용 연산 증폭기의 출력을 제1출력오프셋이 증폭되는 정도로 증폭하여 출력하는 증폭수단 및 증폭수단의 출력과 연산 증폭기의 출력을 연산하여 출력하는 연산수단을 구비하고, 제1출력 오프셋과 제2출력 오프셋은 서로 중첩을 이용하여 상살되는 것을 특징으로 하고, 공정상의 변화등에 영향을 받지 않고 출력 오프셋을 완전히 제거시키는 효과가 있다.
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