公开(公告)号：KR1020020091325A

公开(公告)日：2002-12-06

申请号：KR1020010030365

申请日：2001-05-31

Applicant: 삼성전자주식회사

Inventor： 부재필 ,  김종수 ,  유준규 ,  이상선 ,  이선웅

IPC: H01L21/304

CPC classification number: B24B41/061 ,  B24B37/30

Abstract: PURPOSE: A polishing head of a CMP(Chemical Mechanical Polishing) apparatus and a polishing method using the same are provided to obtain high polishing uniformity in a polishing process by controlling variably pressures applied to each region of a wafer. CONSTITUTION: A CMP apparatus(100) has a polishing station(110) and a polishing head assembly(120). A rotary turntable(114) having a polishing pad(112) is installed in the polishing station(110). The rotary turntable(114) is connected with a rotary device. The polishing pad(112) is formed with a complex material having a polishing face. The polishing station(110) includes a pad conditioning portion(116) and a slurry supply portion(118). The slurry supply portion(118) is used for supplying a slurry to a surface of a pad. The slurry includes a reaction reagent, frictional particles, and a chemical reaction catalyst. The polishing head assembly(120) includes a polishing head(130), a driving shaft(122), and a motor(124). The polishing head(130) faces the polishing pad(112). The polishing head(130) is rotated by the driving shaft(122) connected with the motor(124).

Abstract translation: 目的：提供CMP（化学机械抛光）装置的抛光头和使用其的抛光方法，以通过控制施加到晶片的每个区域的可变压力来在抛光过程中获得高抛光均匀性。 构造：CMP设备（100）具有抛光台（110）和抛光头组件（120）。 具有抛光垫（112）的旋转转盘（114）安装在抛光台（110）中。 旋转转盘（114）与旋转装置连接。 抛光垫（112）由具有抛光面的复合材料形成。 抛光台（110）包括垫调节部分（116）和浆料供应部分（118）。 浆料供应部分（118）用于将浆料供应到垫的表面。 浆料包括反应试剂，摩擦颗粒和化学反应催化剂。 抛光头组件（120）包括抛光头（130），驱动轴（122）和电动机（124）。 抛光头（130）面向抛光垫（112）。 抛光头（130）由与马达（124）连接的驱动轴（122）旋转。

公开(公告)号：KR1020020031493A

公开(公告)日：2002-05-02

申请号：KR1020000061988

申请日：2000-10-20

Applicant: 삼성전자주식회사

Inventor： 부재필

IPC: H01L21/28

Abstract: PURPOSE: A local metallization method of semiconductor devices is provided to enhance an etch margin and to prevent a short between a conductive pattern and a gate electrode by using a short prevention insulating layer and an etch stopper. CONSTITUTION: A gate pattern(130) having a short prevention insulating layer(1000) is formed on a semiconductor substrate(110). A capping layer(140) is formed on the gate pattern. After depositing a first insulating layer(150) on the capping layer, a CMP is performed by using the capping layer as a polishing stopper. After forming a second insulating layer(160) on the resultant structure, a contact plug(200) is formed by sequentially patterning the second and first insulating layers and the capping layer. An etch stopper(170) and a third insulating layer(180) are sequentially formed on the resultant structure. Then, a bit line(190) is formed to connect to the contact plug. Preferably, a first etch stopper(2000) is formed on the first insulating layer(150).

Abstract translation: 目的：提供半导体器件的局部金属化方法以增强蚀刻裕度，并且通过使用防短路绝缘层和蚀刻停止件来防止导电图案和栅电极之间的短路。 构成：在半导体衬底（110）上形成具有防短路绝缘层（1000）的栅极图案（130）。 在栅极图案上形成覆盖层（140）。 在覆盖层上沉积第一绝缘层（150）之后，通过使用覆盖层作为抛光停止件来执行CMP。 在所得结构上形成第二绝缘层（160）之后，通过顺序图案化第二绝缘层和第一绝缘层和封盖层来形成接触塞（200）。 在所得到的结构上依次形成蚀刻停止器（170）和第三绝缘层（180）。 然后，形成位线（190）以连接到接触插头。 优选地，在第一绝缘层（150）上形成第一蚀刻停止器（2000）。

公开(公告)号：KR100333057B1

公开(公告)日：2002-04-22

申请号：KR1020000039609

申请日：2000-07-11

Applicant: 삼성전자주식회사

Inventor： 부재필 ,  탁수영 ,  김광복 ,  김경현 ,  홍창기

IPC: H01L27/115

Abstract: 플로팅 게이트를 스톱층으로 이용하여 CMP 공정을 통해 소자격리 영역의 절연막과 플로팅 게이트간의 단차를 감소시키는데 적당한 서로 다른 두께를 갖는 2가지 이상의 터널 절연막을 갖는 비휘발성 메모리 소자의 제조방법에 관한 것으로, 셀 트랜지스터와 외부전원 인가 및 주변회로 동작을 위한 트랜지스터를 갖는 소자에 있어서, 반도체 기판상에 서로 다른 두께를 갖는 2가지 이상의 터널 절연막과, 일정 간격을 갖는 도전층 그리고 제 1 절연막을 차례로 형성하는 제 1 단계와; 상기 형성된 결과물을 선택적으로 소정 깊이 식각 제거하여 트렌치를 형성하고, 상기 트렌치를 포함한 전체상부에 제 2 절연막을 증착하는 제 2 단계와; 상기 제 2 절연막이 상기 트렌치에만 남도록 하여 소자격리 영역을 형성하는 제 3 단계와; 상기 제 1 절연막을 제거한 후, 상기 도전층을 스톱층으로 이용하여 제 2 절연막을 선택적으로 제거하는 제 4 단계를 포함하여 이루어짐을 특징으로 한다.

公开(公告)号：KR1020020015160A

公开(公告)日：2002-02-27

申请号：KR1020000048326

申请日：2000-08-21

Applicant: 삼성전자주식회사

Inventor： 이선웅 ,  부재필 ,  김경현 ,  홍창기

IPC: H01L21/336

CPC classification number: H01L21/823468 ,  H01L21/28052 ,  H01L21/28114 ,  H01L21/823425 ,  H01L21/823443

Abstract: PURPOSE: A method for forming a metal-oxide-semiconductor(MOS) transistor using a selective silicide process is provided to control a defect inside a silicon substrate in a silicide process by selectively forming a silicide layer only on a gate polysilicon layer, and to form a relatively thin interlayer dielectric covering the silicide layer by forming the silicide layer after an insulation layer is formed. CONSTITUTION: A gate insulation layer(410) and a gate polysilicon layer(420) are sequentially formed on the silicon substrate(400). A gate spacer(430) is formed on the sidewall of the gate insulation layer and the gate polysilicon layer. An impurity ion implantation process and a diffusion process are performed to form a source/drain region(440) in the substrate by using the gate spacer and the gate polysilicon layer as a mask. An etch stop layer(450) is formed to cover the source/drain region, the gate spacer and the gate polysilicon layer. An insulation layer(460) covering the etch stop layer is formed. The insulation layer is planarized to expose the etch stop layer on the gate polysilicon layer. Parts of the exposed etch stop layer and the gate spacer are etched to expose the upper surface and upper side surface of the gate polysilicon layer. The silicide layer(480) is selectively formed on the exposed portion of the gate polysilicon layer.

Abstract translation: 目的：提供一种使用选择性硅化物工艺形成金属氧化物半导体（MOS）晶体管的方法，以通过在栅极多晶硅层上选择性地形成硅化物层来控制硅化物工艺中的硅衬底内的缺陷，以及 通过在形成绝缘层之后形成硅化物层，形成覆盖硅化物层的相对薄的层间电介质。 构成：在硅衬底（400）上依次形成栅极绝缘层（410）和栅极多晶硅层（420）。 栅极间隔物（430）形成在栅极绝缘层和栅极多晶硅层的侧壁上。 通过使用栅极间隔物和栅极多晶硅层作为掩模，执行杂质离子注入工艺和扩散处理以在衬底中形成源极/漏极区域（440）。 形成蚀刻停止层（450）以覆盖源极/漏极区域，栅极间隔物和栅极多晶硅层。 形成覆盖蚀刻停止层的绝缘层（460）。 将绝缘层平坦化以暴露栅极多晶硅层上的蚀刻停止层。 暴露的蚀刻停止层和栅极间隔物的一部分被蚀刻以露出栅极多晶硅层的上表面和上侧表面。 硅化物层（480）选择性地形成在栅极多晶硅层的暴露部分上。

公开(公告)号：KR1020020006127A

公开(公告)日：2002-01-19

申请号：KR1020000039609

申请日：2000-07-11

Applicant: 삼성전자주식회사

Inventor： 부재필 ,  탁수영 ,  김광복 ,  김경현 ,  홍창기

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L27/11531

Abstract: PURPOSE: A method for manufacturing a non-volatile memory device having at least two tunnel insulation layers of different thicknesses is provided to improve a hump phenomenon of a transistor caused by a recess of an insulation layer in an isolation region, by performing a chemical mechanical polishing(CMP) process using a floating gate as a stop layer. CONSTITUTION: At least two tunnel insulation layers(32) having different thicknesses, a conductive layer(33) of a predetermined interval and the first insulation layer are sequentially formed on a semiconductor substrate(31). A predetermined depth of the resultant structure is selectively etched to form a trench, and the second insulation layer(35) is formed on the resultant structure including the trench. The second insulation layer is left only in the trench to form the isolation region. After the first insulation layer is removed, the second insulation layer is selectively eliminated by using the conductive layer as a stop layer.

Abstract translation: 目的：提供一种用于制造具有不同厚度的至少两个隧道绝缘层的非易失性存储器件的方法，以改善由隔离区域中的绝缘层的凹陷引起的晶体管的隆起现象，通过执行化学机械 抛光（CMP）工艺，使用浮动栅极作为停止层。 构成：在半导体衬底（31）上依次形成至少两层具有不同厚度的隧道绝缘层（32），预定间隔的导电层（33）和第一绝缘层。 选择性地蚀刻所得结构的预定深度以形成沟槽，并且在包括沟槽的所得结构上形成第二绝缘层（35）。 第二绝缘层仅留在沟槽中以形成隔离区。 在去除第一绝缘层之后，通过使用导电层作为停止层来选择性地去除第二绝缘层。

公开(公告)号：KR1019980026838A

公开(公告)日：1998-07-15

申请号：KR1019960045404

申请日：1996-10-11

Applicant: 삼성전자주식회사

Inventor： 부재필

IPC: H01L21/76

Abstract: 반도체 장치의 트렌치형 소자 분리 방법에 관하여 개시한다. 본 발명은 반도체 기판 상에 식각 저지층 및 캡핑층을 형성하는 단계; 상기 캡핑층 및 상기 식각 저지층을 순차적으로 식각함으로써 상기 반도체 기판의 소정 영역을 노출시키는 캡핑층 패턴 및 식각 저지층 패턴을 형성하는 단계; 상기 캡핑층 패턴 및 상기 식각 저지층 패턴에 의해 노출되는 반도체 기판 영역에 트렌치를 형성하는 단계; 상기 트렌치를 채우도록 상기 트렌치가 형성된 기판 전면에 절연막을 형성하는 단계; 및 상기 식각 저지층 패턴이 노출되도록 상기 절연막을 CMP(chemical mechanical polishing) 방법으로 소정 두께 만큼 제거하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치형 소자 분리 방법을 제공한다. 본 발명에 의하면, 상기 식각 저지층 패턴이 식각되어 제거되지 않도록 EPD로 식각 종말점을 정확히 감지할 수 있게하기 위하여 상기 절연막과 상기 식각 저지층 패턴 사이에 캡핑층 패턴을 개재함으로써 상기 식각 저지층 패턴 아래의 반도체 기판 표면이 노출되는 것을 방지하여 반도체 장치의 전기적 특성을 향상시킬 수 있다.

公开(公告)号：KR1019980021212A

公开(公告)日：1998-06-25

申请号：KR1019960039999

申请日：1996-09-14

Applicant: 삼성전자주식회사

Inventor： 부재필

IPC: H01L21/321

Abstract: 본 발명의 실시예에 의한 CMP 패드는 패드의 가장자리에 울타리를 구비하거나 언덕이 형성되어 있어 패드의 중심보다 가장자리가 높게 되어 있다.
따라서 CMP공정에서 슬러리의 패드밖으로의 자연배출을 억제하여 슬러리의 연마 효율을 높일 수 있을 뿐만 아니라 슬러리의 소모를 방지할 수 있따. 또한, 상기 패드의 가장자리 부분에 다수의 구멍을 구비하여 슬러리의 공급과 배출을 제어할 수 있으므로 슬러리의 사용을 최적화하여 CMP공정에 투입되는 비용을 줄일 수 있다.

公开(公告)号：KR1019980015770A

公开(公告)日：1998-05-25

申请号：KR1019960035208

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 부재필

IPC: H01L21/304

Abstract: 화학기계적 폴리싱 장치에 관하여 개시한다. 본 발명은 회전할 수 있는 연마대와, 상기 연마대 상에 위치하는 연마패드와, 상기 연마패드 상에 접촉하여 세정할 수 있는 컨디션어를 구비하는 화학기계적 폴리싱(CMP)장치에 있어서, 상기 컨디션어는 다이아몬드형 엔드이펙터가 부착된 제1 컨디션어와, 브러쉬형 엔드이펙트가 부착된 제2 컨디션어로 구성된 것을 특징으로 하는 화학기계적 폴리싱 장치를 제공한다. 본 발명의 CMP장치는 다이아몬드형 엔드이펙터가 부착된 제1 컨디션어와, 브러쉬형 엔드이펙트가 부착된 제2 컨디션어로 폴리싱 패드를 세정함으로써 최소화하면서 동시에 폴리싱 패드 위에 잔류하게 되는 슬러리를 효율적으로 제거할 수 있다.

公开(公告)号：KR1019970052669A

公开(公告)日：1997-07-29

申请号：KR1019950057205

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 김민정 ,  김정엽 ,  부재필

IPC: H01L21/304

Abstract: 열 또는 압력을 이용하여 폴리싱 패드의 무늬 형성방법에 관하여 개시한다. 본 발명은 스프트 패드, 접착제인 글루층 및 하드패드로 구성된 폴리싱패드를 준비하는 단계와, 상기 하드 패드상에 요철을 가진 단단한 수단으로 이용하여 열 또는 압력을 가하여 상기 하드패드에 원하는 무늬를 형성하는 단계를 포함하는 것을 특징으로 하는 폴리싱 패드의 무늬 형성방법을 제공한다. 본 발명의 폴리싱 패드는 슬러리에 의한 손상을 피할수 있고 하드패드상에 슬러리 이동이 원활하여 평탄도 및 막질 제거등이 우수하다.

公开(公告)号：KR1019970051844A

公开(公告)日：1997-07-29

申请号：KR1019950049698

申请日：1995-12-14

Applicant: 삼성전자주식회사

Inventor： 김정엽 ,  김민정 ,  부재필 ,  정인권 ,  배용국 ,  여정호

IPC: H01L21/027

Abstract: 본 발명에서는 반도체 기판에 형성된 절연층내에 트랜치를 형성하는 단계(A); 트랜치 내부에 도전성 플러그를 형성하는 단계(B); 상기 절연층과 상기 도전성 플러그간에 단차를 형성하는 단계(C)를 포함하는 것을 특징으로 하는 반도체 장치의 얼라인 키 패턴 형성방법을 제공한다. 본 발명에 의하면, 추가의 사진식각 공정 없이도 얼라인 키 패턴 영역에 단차를 형성함으로써 후속단계에서의 얼라인이 가능해진다.