公开(公告)号：KR101147868B1

公开(公告)日：2012-05-24

申请号：KR1020050014719

申请日：2005-02-22

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L21/336

Abstract: 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자가 제공된다. 일실시예에서, 상기 반도체 소자의 제조방법은 반도체 기판 상에 금속막을 형성하는 것을 구비한다. 상기 금속막에 불소 또는 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킨다. 상기 금속막을 패터닝하여 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성한다. 상기 금속막에 선택적으로 도핑된 불소는 도핑된 부분의 상기 금속막의 일함수를 감소시킨다. 반면, 상기 금속막에 선택적으로 도핑된 탄소는 도핑된 부분의 상기 금속막의 일함수를 증가시킨다.
이중 일함수, 금속 게이트, 불소, 탄소, 전기음성도

公开(公告)号：KR1020120012699A

公开(公告)日：2012-02-10

申请号：KR1020100074849

申请日：2010-08-03

Applicant: 삼성전자주식회사

Inventor： 김원홍 ,  정형석 ,  임하진

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28247 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/823425 ,  H01L27/10873 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/78

Abstract: PURPOSE: A gate structure formation method and a semiconductor device manufacturing method using the same are provided to prevent threshold voltage variations by deoxidizing an oxidized edge part of a gate electrode using a plasma processing process. CONSTITUTION: A gate pattern(150) is formed by successively laminating a gate dielectric film pattern(125) and a gate electrode(135). The gate electrode includes metal. An oxidized edge part of the gate electrode is deoxidized through a first plasma processing process which uses reaction gas. A spacer is arranged on a sidewall of the gate pattern. The first plasma processing process uses ammonia(NH3) gas or nitrogen gas as the reaction gas.

Abstract translation: 目的：提供一种栅极结构形成方法和使用该栅极结构形成方法的半导体器件制造方法，以通过等离子体处理工艺来防止对栅电极的氧化边缘部分进行脱氧的阈值电压变化。 构成：通过连续地层叠栅极电介质膜图案（125）和栅电极（135）来形成栅极图案（150）。 栅电极包括金属。 通过使用反应气体的第一等离子体处理工艺使栅电极的氧化边缘部分脱氧。 间隔件布置在栅极图案的侧壁上。 第一等离子体处理工艺使用氨（NH 3）气或氮气作为反应气体。

公开(公告)号：KR100889362B1

公开(公告)日：2009-03-18

申请号：KR1020040083595

申请日：2004-10-19

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  이종호 ,  정형석

IPC: H01L21/336 ,  H01L21/31 ,  H01L21/28

CPC classification number: H01L21/28185 ,  H01L21/28079 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/823857 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517

Abstract: 특성 및/또는 신뢰성이 향상된 트랜지스터가 제공된다. 트랜지스터는 채널 영역 상에 형성된 다층 유전체막으로, 다층 유전체막 전체 두께의 1/2 이상의 두께를 가지고 금속산화물, 금속 실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막과 하부 유전체막 상에 형성되고 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 구비하는 다층 유전체막 및 다층 유전체막상에 형성된 게이트 전극을 포함한다. 트랜지스터의 제조 방법 또한 제공된다.
다층 유전체막, 다층 게이트 전극, 금속 실리케이트, 3족 금속 산화물, 문턱 전압

公开(公告)号：KR100843223B1

公开(公告)日：2008-07-02

申请号：KR1020070000684

申请日：2007-01-03

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  한성기 ,  임하진

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/518 ,  H01L21/02255 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/517

Abstract: A semiconductor device having different gate structures according to channel types and a manufacturing method thereof are provided to optimize a threshold voltage by using a heterogeneous metal gate electrode structure. A channel region(12) is formed on a semiconductor substrate(10). A gate insulating layer(20A) including a high dielectric layer(24) is formed on the channel region. A gate(30A) is formed on the gate insulating layer. The gate is composed of a doped metal nitride layer(32) including a first and second metal layers and a conductive polysilicon layer(38). The first and second metal layers are composed of a nitride of a first metal and a second metal different from the first metal. The gate further includes a capping layer(34) including metal which is inserted between the doped metal nitride layer and the polysilicon layer.

Abstract translation: 提供根据通道类型具有不同栅极结构的半导体器件及其制造方法，以通过使用异种金属栅电极结构来优化阈值电压。 沟道区（12）形成在半导体衬底（10）上。 在沟道区上形成包括高介电层（24）的栅极绝缘层（20A）。 栅极（30A）形成在栅极绝缘层上。 栅极由包括第一和第二金属层的掺杂金属氮化物层（32）和导电多晶硅层（38）组成。 第一和第二金属层由不同于第一金属的第一金属和第二金属的氮化物构成。 该栅极还包括一个包覆金属的覆盖层（34），该金属层插入在掺杂的金属氮化物层和多晶硅层之间。

公开(公告)号：KR100741983B1

公开(公告)日：2007-07-23

申请号：KR1020050032033

申请日：2005-04-18

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  이화성 ,  최재광

IPC: H01L21/336 ,  H01L21/31

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 장치 및 그 제조 방법에서, 기판 상에 형성되고, 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, n형 불순물이 도핑된 소스/드레인 영역을 포함하거나, 기판 상에 형성되고, 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, p형 불순물이 도핑된 소스/드레인 영역을 포함한다.

公开(公告)号：KR100719340B1

公开(公告)日：2007-05-17

申请号：KR1020050003844

申请日：2005-01-14

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L27/092

CPC classification number: H01L21/823835 ,  H01L21/823842

Abstract: 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 제1 게이트 절연막을 개재하여 제1 영역의 반도체 기판 상에 제1 게이트 전극이 배치된다. 제1 게이트 전극은 금속실리사이드막으로 이루어진다. 제2 게이트 절연막을 개재하여 제2 영역의 반도체 기판 상에 제2 게이트 전극이 배치된다. 제2 게이트 전극은 금속막으로 이루어진다. 제1 및 제2 게이트 전극들은 서로 동일한 금속 원소들을 포함한다.

公开(公告)号：KR1020060093618A

公开(公告)日：2006-08-25

申请号：KR1020050014719

申请日：2005-02-22

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L21/336

CPC classification number: H01L21/28044 ,  H01L21/265 ,  H01L21/823828

Abstract: 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자가 제공된다. 일실시예에서, 상기 반도체 소자의 제조방법은 반도체 기판 상에 금속막을 형성하는 것을 구비한다. 상기 금속막에 불소 또는 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킨다. 상기 금속막을 패터닝하여 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성한다. 상기 금속막에 선택적으로 도핑된 불소는 도핑된 부분의 상기 금속막의 일함수를 감소시킨다. 반면, 상기 금속막에 선택적으로 도핑된 탄소는 도핑된 부분의 상기 금속막의 일함수를 증가시킨다.
이중 일함수, 금속 게이트, 불소, 탄소, 전기음성도

公开(公告)号：KR100568448B1

公开(公告)日：2006-04-07

申请号：KR1020040026690

申请日：2004-04-19

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  임하진 ,  박재언 ,  김윤석 ,  양종호

IPC: H01L21/31

CPC classification number: H01L21/022 ,  C23C16/402 ,  C23C16/45525 ,  C23C16/45527 ,  C23C16/45529 ,  H01L21/0228 ,  H01L21/02318 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/3142 ,  H01L21/3143 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 감소된 불순물을 갖는 고유전막의 제조방법이 제공된다. 이 방법은 반도체기판 상에 원자층 증착법을 사용하여 제1 유전막 및 제2 유전막으로 이루어진 적층 유전막을 형성하는 것을 구비한다. 상기 제1 유전막은 금속 유전막으로 형성되고, 상기 제2 유전막은 실리콘 산화막 또는 실리콘 산질화막으로 형성된다. 상기 적층 유전막에 대하여 후처리를 수행한다. 상기 적층 유전막을 형성하는 것과 상기 적층 유전막에 대한 후처리를 적어도 1회 반복한다.
ALD, impurity, Hf, silicate

公开(公告)号：KR1020050110105A

公开(公告)日：2005-11-22

申请号：KR1020040034931

申请日：2004-05-17

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  이종호 ,  정형석

IPC: H01L21/8238

CPC classification number: H01L21/823857 ,  H01L21/02148 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02194 ,  H01L21/02304

Abstract: 고유전율 게이트 절연막을 갖는 씨모스 집적회로 소자 및 그 제조방법을 제공한다. 상기 씨모스 집적회로 소자는 반도체기판 내에 서로 이웃하는 p웰 및 n웰을 구비한다. 상기 p웰의 소정영역 상에 제 1 게이트 전극이 배치된다. 상기 n웰의 소정영역 상에 제 2 게이트 전극이 배치된다. 상기 제 1 게이트 전극 및 상기 p웰 사이에 제 1 게이트 절연막이 개재된다. 또한, 상기 제 2 게이트 전극 및 상기 n웰 사이에 제 2 게이트 절연막이 개재된다. 이때, 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막 중 적어도 하나는 차례로 적층된 계면막 패턴 및 고유전막을 구비한다. 상기 계면막 패턴 및 상기 고유전막이 상기 제 1 게이트 절연막을 구성하는 경우에는, 상기 계면막 패턴 및 상기 고유전막은 그들 사이의 계면에 양의 고정전하들을 갖는 절연막들이 배치된다. 이와 달리, 상기 계면막 패턴 및 상기 고유전막이 상기 제 2 게이트 절연막을 구성하는 경우에는, 상기 계면막 패턴 및 상기 고유전막은 그들 사이의 계면에 음의 고정전하들을 갖는 절연막들이 배치된다.

公开(公告)号：KR1020050059854A

公开(公告)日：2005-06-21

申请号：KR1020030091571

申请日：2003-12-15

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  도석주 ,  김윤석

IPC: H01L21/336

Abstract: 다층구조의 게이트 유전막을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 상에, 상기 활성영역을 가로지르는 금속 실리케이트막 패턴이 구비된다. 상기 금속 실리케이트막 패턴 상에 실리콘 산화막 패턴이 배치된다. 상기 실리콘 산화막 패턴 상에 게이트 전극막 패턴이 배치된다.