公开(公告)号：WO2022025588A1

公开(公告)日：2022-02-03

申请号：PCT/KR2021/009700

申请日：2021-07-27

Applicant: 삼성전자주식회사

Inventor： 김수환 ,  김현준 ,  박영림 ,  백동관 ,  정형석

IPC: C23C16/448 ,  C23C16/44 ,  C23C16/52

Abstract: 본 발명의 실시예에 따른 증착 시스템은, 반응 챔버, 반응 챔버에 기체 상태의 전구체를 공급하는 가스 공급부, 반응 챔버에 전구체와 반응하는 반응물을 공급하는 반응물 공급부, 및 반응 챔버에서 나온 배기물을 배출하는 배기부를 포함하고, 가스 공급부는 순차적으로 연결되는 서브 탱크, 액체 유량 컨트롤러, 및 기화기를 포함하고, 전구체는 자동 충진 시스템에 의해 가스 공급부의 서브 탱크에 액체 상태로 충진되고, 서브 탱크, 액체 유량 컨트롤러, 및 기화기를 순차적으로 경유하여 반응 챔버로 공급되며, 배기부는 플라즈마 전처리 시스템이 적용되는 처리 공정 챔버, 펌프, 및 스크러버를 포함함으로써, 캐니스터의 교체 없이 안정적으로 전구체를 공급할 수 있고, 펌프의 수명을 향상시키며, 스크러버의 효율을 증가시킬 수 있다. 따라서, 본 발명의 일 실시예에 따른 증착 시스템을 이용하여 대량 생산 관점에서 설비의 유지 관리의 용이성을 개선할 수 있다.

公开(公告)号：KR1020160031311A

公开(公告)日：2016-03-22

申请号：KR1020140121225

申请日：2014-09-12

Applicant: 삼성전자주식회사

Inventor： 김희중 ,  정형석 ,  김수용 ,  배정열 ,  이동한

IPC: H04B1/48

CPC classification number: H04B17/318 ,  H04W4/80 ,  H04W52/0209 ,  Y02B70/30 ,  Y02D70/1262 ,  Y02D70/142 ,  Y02D70/144 ,  Y02D70/146 ,  Y02D70/162 ,  Y02D70/22

Abstract: 본발명의다양한실시예는저전력구조의수신기를포함하는트랜시버및 그동작방법에관한것으로, 상기트랜시버는, 제1 통신방식에기반하여, 제1 신호를수신하는제1 통신모듈; 제2 통신방식에기반하여, 제2 신호를수신하는제2 통신모듈; 상기제1 통신모듈및 상기제2 통신모듈이이용가능한주파수대역에서신호를검출하는저전력구조의수신모듈; 및상기제3 수신모듈로부터수신한상기검출신호의전력값에기반하여상기제1 통신모듈또는상기제2 통신모듈에대해채널을설정하는제어기를포함할수 있다. 다양한실시예가가능하다.

Abstract translation: 本发明的各种实施例涉及一种包括低功率结构接收机的收发机及其操作方法。 收发器包括：第一通信模块，用于基于第一通信方法接收第一信号; 第二通信模块，用于基于第二通信方法接收第二信号; 具有低功率结构的接收模块，用于检测可以使用第一通信模块和第二通信模块的频带中的信号; 以及控制器，用于基于从第三接收模块接收到的检测信号的功率值来确定相对于第一通信模块或第二通信模块的信道。

公开(公告)号：KR1020140051602A

公开(公告)日：2014-05-02

申请号：KR1020120117831

申请日：2012-10-23

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  김원홍 ,  송문균 ,  정형석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28185 ,  H01L21/82345 ,  H01L21/823842 ,  H01L27/1104 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: Provided are a semiconductor device and a manufacturing method of the semiconductor device. The manufacturing device of the semiconductor device comprises laminating a high-dielectric material film without silicon and an insulating film containing silicon on a substrate; thermally treating the substrate on which the high-dielectric material film and the insulating film are laminated; and diffusing the silicon contained in the insulating film to the high-dielectric material film.

Abstract translation: 提供半导体器件和半导体器件的制造方法。 半导体器件的制造装置包括在基板上层压无硅的高电介质材料膜和含有硅的绝缘膜; 热处理层叠有高电介质材料膜和绝缘膜的基板; 并将包含在绝缘膜中的硅扩散到高电介质材料膜。

公开(公告)号：KR1020090067543A

公开(公告)日：2009-06-25

申请号：KR1020070135234

申请日：2007-12-21

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  김진우 ,  정형석

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L23/5256 ,  H01L21/823443 ,  H01L21/82345 ,  H01L21/823835 ,  H01L21/823842 ,  H01L27/0617 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor device and a manufacturing method thereof are provided to enhance electrical performance thereof by using a metal gate electrode. A gate dielectric layer(110) is formed on a semiconductor substrate(100). A first metal layer is formed on the gate dielectric layer. The first metal layer is removed from a second device region and a fuse region. A first metal layer pattern(122a) is formed on the first device region. A second metal layer is formed on the semiconductor substrate including the first metal layer pattern. The second metal layer is removed from the first device region and the fuse region. A second metal layer pattern(124b) is formed on the second device region. A low resistance layer is formed on the semiconductor substrate including the gate dielectric layer. A gate electrode structure(120a,120b) and a fuse pattern(126c) are formed by patterning the low resistance layer.

Abstract translation: 提供半导体器件及其制造方法，以通过使用金属栅极电极来提高其电性能。 栅电介质层（110）形成在半导体衬底（100）上。 第一金属层形成在栅介质层上。 从第二器件区域和熔丝区域去除第一金属层。 在第一器件区域上形成第一金属层图案（122a）。 在包括第一金属层图案的半导体衬底上形成第二金属层。 从第一器件区域和熔丝区域去除第二金属层。 第二金属层图案（124b）形成在第二器件区域上。 在包括栅极介电层的半导体衬底上形成低电阻层。 通过对低电阻层进行构图来形成栅电极结构（120a，120b）和熔丝图案（126c）。

公开(公告)号：KR100809327B1

公开(公告)日：2008-03-05

申请号：KR1020060075816

申请日：2006-08-10

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  한성기 ,  이호 ,  임하진

IPC: H01L21/336

CPC classification number: H01L21/823807

Abstract: 반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 반도체 소자는 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 포함하는 반도체 기판, PMOS 트랜지스터 영역에 위치하는 PMOS 트랜지스터로서, P형 소스/ 드레인 영역 및 P형 소스/드레인 영역 사이의 SiGe 채널영역 상에 위치하는 고유전율의 게이트 절연막 상에 형성된 게이트 전극을 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터 영역에 위치하는 NMOS 트랜지스터로서, N형 소스/드레인 영역 사이의 Si 채널영역 상에 형성되며 고유전율의 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극을 포함하는 NMOS 트랜지스터를 포함한다.
SiGe 채널영역, SiGe 에피택셜층, 고유전율 게이트 절연막,

公开(公告)号：KR1020080014307A

公开(公告)日：2008-02-14

申请号：KR1020060075816

申请日：2006-08-10

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  한성기 ,  이호 ,  임하진

IPC: H01L21/336

CPC classification number: H01L21/823807

Abstract: A semiconductor device and a method for fabricating the same are provided to improve the characteristic such as threshold voltage and carrier mobility of the semiconductor device by forming a PMOS transistor on a SiGe channel region and an NMOS transistor on a Si channel region. A semiconductor device comprises a semiconductor substrate(100), a PMOS transistor(120P), and an NMOS transistor(120N). The semiconductor substrate includes a PMOS transistor region(I) and an NMOS transistor region(II). The PMOS transistor is positioned in the PMOS transistor region, and has P-type source/drain regions(129P) and a gate electrode(126) formed on a gate insulating film(121) having high dielectric constant positioned in a SiGe channel region(A) between the P-type source/drain regions. The NMOS transistor is positioned in the NMOS transistor region, and has the gate electrode formed on the gate insulating film having high dielectric constant positioned in a Si channel region(B) between N-type source/drain regions(129N).

Abstract translation: 提供一种半导体器件及其制造方法，以通过在Si沟道区上形成PMOS晶体管和Si沟道区上的NMOS晶体管来提高半导体器件的阈值电压和载流子迁移率等特性。 半导体器件包括半导体衬底（100），PMOS晶体管（120P）和NMOS晶体管（120N）。 半导体衬底包括PMOS晶体管区域（I）和NMOS晶体管区域（II）。 PMOS晶体管位于PMOS晶体管区域中，并且具有P型源极/漏极区域（129P）和形成在位于SiGe沟道区域中的具有高介电常数的栅极绝缘膜（121）上的栅电极（126） A）在P型源/漏区之间。 NMOS晶体管位于NMOS晶体管区域中，并且在位于N型源极/漏极区域（129N）之间的Si沟道区域（B）中的具有高介电常数的栅极绝缘膜上形成栅电极。

公开(公告)号：KR1020070002864A

公开(公告)日：2007-01-05

申请号：KR1020050058559

申请日：2005-06-30

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L21/336

CPC classification number: H01L21/823842 ,  H01L21/28194 ,  H01L29/4958 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78

Abstract: A semiconductor device with an CMOS transistor and a manufacturing method thereof are provided to obtain optimum Vt values from NMOS and PMOS transistors using an improved gate electrode including a predetermined metal alloy layer. A semiconductor device includes a CMOS transistor which is composed of a first MOS transistor with a first channel of a first conductive type and a second MOS transistor with a second channel of a second conductive type. The first MOS transistor(110) is composed of a first gate insulating layer(112) and a gate electrode. The gate electrode includes a first metal alloy layer(118) composed of a first metal(114) and a second metal(116).

Abstract translation: 提供具有CMOS晶体管的半导体器件及其制造方法，以使用包括预定金属合金层的改进的栅电极从NMOS和PMOS晶体管获得最佳Vt值。 半导体器件包括由具有第一导电类型的第一沟道的第一MOS晶体管和具有第二导电类型的第二沟道的第二MOS晶体管构成的CMOS晶体管。 第一MOS晶体管（110）由第一栅极绝缘层（112）和栅极电极构成。 栅电极包括由第一金属（114）和第二金属（116）构成的第一金属合金层（118）。

公开(公告)号：KR100662850B1

公开(公告)日：2007-01-02

申请号：KR1020060010123

申请日：2006-02-02

Applicant: 삼성전자주식회사

Inventor： 정영수 ,  한성기 ,  정형석 ,  이형익

IPC: H01L21/336

Abstract: A semiconductor device with plural metal layers stacked is provided to suppress a reaction between a gate oxide layer and a metal layer by depositing the metal layer using the same material as that of the gate oxide layer. A semiconductor device includes a substrate(110), a gate oxide layer(120) of high dielectric deposited on the substrate, a first metal layer(131) deposited on the gate oxide layer, a second metal layer(132) deposited on the first metal layer, a third metal layer(133) deposited on the second metal layer, and a polycrystalline silicon layer(140) deposited on the third metal layer. The first metal layer is made of the same material as the gate oxide layer. The polycrystalline silicon layer forms a gate electrode together with the first to third metal layers.

Abstract translation: 提供具有堆叠的多个金属层的半导体器件，以通过使用与栅极氧化物层相同的材料沉积金属层来抑制栅极氧化物层和金属层之间的反应。 一种半导体器件，包括衬底（110），沉积在衬底上的高电介质的栅极氧化物层（120），沉积在栅极氧化物层上的第一金属层（131），沉积在第一金属层 金属层，沉积在第二金属层上的第三金属层（133）以及沉积在第三金属层上的多晶硅层（140）。 第一金属层由与栅极氧化物层相同的材料制成。 多晶硅层与第一至第三金属层一起形成栅电极。

公开(公告)号：KR100653721B1

公开(公告)日：2006-12-05

申请号：KR1020050094566

申请日：2005-10-07

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  이종호 ,  정형석 ,  김윤석 ,  김민주

IPC: H01L21/336

Abstract: A semiconductor device with a nitrogen implanting active region is provided to embody a semiconductor device capable of adjusting a threshold voltage as using high-K dielectrics as a membrane material of a gate dielectric layer by forming a nitrogen implanting active region in a first region of a semiconductor substrate and by sequentially stacking a first gate dielectric layer and a first gate electrode on the nitrogen implanting active region. First and second regions(1,2) are defined in a semiconductor substrate(51). A nitrogen implanting active region(61) is disposed in the first region of the semiconductor substrate. A first gate electrode(73) is disposed on the nitrogen implanting active region. A first gate dielectric layer(75') is interposed between the nitrogen implanting active region and the first gate electrode, including high-K dielectrics(63) and a nitrogen-containing high dielectric layer(63N). A second gate electrode(74) is disposed on the semiconductor substrate in the second region. A second gate dielectric layer is interposed between the semiconductor substrate in the second region and the second gate electrode, including the high-K dielectrics. The first and second gate dielectric layers have the same thickness. The nitrogen-containing high dielectric layer comes in contact with the nitrogen implanting active region. A first well(53) is disposed in the first region of the semiconductor substrate. A second well(54) is disposed in the second region of the semiconductor substrate. The first well is a p-well, and the second well is an n-well or a p-well.

Abstract translation: 提供具有氮注入有源区的半导体器件，以通过在第一区中形成氮注入有源区来实施如使用高K电介质作为栅介质层的膜材料能够调节阈值电压的半导体器件 通过在氮注入有源区上顺序地堆叠第一栅介质层和第一栅电极。 第一和第二区域（1,2）被限定在半导体衬底（51）中。 氮注入有源区（61）设置在半导体衬底的第一区域中。 第一栅电极（73）设置在氮注入有源区上。 第一栅极电介质层（75'）插入在氮注入有源区和第一栅电极之间，包括高K电介质（63）和含氮高电介质层（63N）。 第二栅电极（74）设置在第二区域中的半导体衬底上。 第二栅极介电层插入在第二区域中的半导体衬底与包括高K电介质的第二栅电极之间。 第一和第二栅极介电层具有相同的厚度。 含氮高介电层与氮注入有源区接触。 第一阱（53）设置在半导体衬底的第一区域中。 第二阱（54）设置在半导体衬底的第二区域中。 第一口井是一口井，第二口井是一口井或一口井。

公开(公告)号：KR1020060024189A

公开(公告)日：2006-03-16

申请号：KR1020040073078

申请日：2004-09-13

Applicant: 삼성전자주식회사

Inventor： 김종표 ,  이종호 ,  정형석 ,  이정형

IPC: H01L21/316

CPC classification number: H01L21/76832 ,  H01L21/02148 ,  H01L21/02172 ,  H01L21/02592

Abstract: 누설전류 특성이 개선되고 유전율이 향상된 미세 전자 소자의 다층 유전체막이 제공된다. 미세 전자 소자의 다층 유전체막은 비정질 M
1-x Si
x O
y 또는 M
1-x Si
x O
y N
z 하부 유전체막 및 상기 하부 유전체막 위에 형성된 비정질 M'O
y 또는 M'O
y N
z 상부 유전체막을 포함한다.
다층 유전체막, 실리케이트막, 실리케이트 질화막, 금속 산화막, 금속 산질화막