公开(公告)号：KR100510546B1

公开(公告)日：2005-08-26

申请号：KR1020030061702

申请日：2003-09-04

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  정형석 ,  이종호 ,  이내인 ,  김윤석

IPC: H01L21/316 ,  B82Y40/00

CPC classification number: H01L21/02329 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02192 ,  H01L21/022 ,  H01L21/02337 ,  H01L21/0234 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3143 ,  H01L21/3144 ,  H01L21/31604 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/3185 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 본 발명은 실리콘 기판 상에 하프늄 산화막(또는 지르코늄 산화막)과 3족 금속 산화막이 교대로 적층된 나노적층물로 이루어진 고유전막을 형성한다. 필요에 따라서, 상기 고유전막 형성 전에 오존 산화막을 형성한다. 다음에, 상기 고유전막이 형성된 실리콘 기판을 질화처리한다. 이어서, 상기 질화처리된 실리콘 기판을 산화처리 및/또는 어닐링하는 후처리하여 고유전막을 형성한다. 본 발명은 우수한 이동도 특성과 계면 특성을 가지는 고유전막을 얻을 수 있고, 고유전막 형성 전에 오존 계면 산화막을 형성하면 등가산화막의 증가없이 고유전막의 누설 전류 특성과 음 바이어스 온도 불안정 특성을 향상시킬 수 있다.

公开(公告)号：KR100597642B1

公开(公告)日：2006-07-05

申请号：KR1020040060338

申请日：2004-07-30

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  김종표 ,  이종호 ,  김기철

IPC: H01L27/115

CPC classification number: H01L29/513 ,  H01L29/792

Abstract: 본 발명은 비휘발성 메모리 장치의 구조 및 그 제조방법에 관한 것이다. 본 발명에서는 터널 산화막, 트래핑 레이어, 블로킹 레이어 및 제어게이트 전극의 적층구조로 이루어진 비휘발성 메모리 장치의 게이트 영역을 형성함에 있어서, 상기 트래핑 레이어를 터널 산화막에 비해 높은 유전상수를 가지는 high-k 유전막으로 형성함을 특징으로 한다. 이처럼 트래핑 레이어를 high-k 유전막으로 형성할 경우, 동일 두께 대비 EOT를 감소시킬 수 있으며, 터널 산화막에 대한 높은 전위 장벽으로 인하여 제어게이트 전극의 전자가 터널 산화막으로 여기되는 것을 방지하여 프로그램 및 소거 전압을 보다 낮출 수 있게 된다. 이처럼, 프로그램 및 소거 전압을 낮춤으로써, 종래의 높은 프로그램 및 소거 전압으로 인해 터널 산화막이 손상되었던 문제점이 해소되고, 트랜지스터의 프로그램 및 소거 속도는 더욱 향상될 수 있다.
비휘발성 메모리 소자, 소노스(SONOS) 구조, 트래핑 레이어, 블로킹 레이어, 하이-k 유전막(high-k dielectric)

公开(公告)号：KR1020050063411A

公开(公告)日：2005-06-28

申请号：KR1020030094813

申请日：2003-12-22

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  도석주 ,  김윤석

IPC: H01L21/336

CPC classification number: H01L21/28194 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 고유전 합금으로 이루어지는 게이트 유전막을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자는, 반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 유전막을 포함한다. 상기 게이트 유전막은, 제1 원소, 제2 원소 및 O를 포함하는 합금으로 이루어진다. 상기 제1 원소는 Al, La, Y, Ga 및 In으로 이루어지는 제1 그룹에서 선택된 적어도 어느 하나이다. 상기 제2 원소는 Hf, Zr 및 Ti로 이루어지는 제2 그룹에서 선택된 적어도 어느 하나이다. 확산방지막이 상기 게이트 유전막 상에 형성된다. 게이트가 상기 확산방지막 상에 형성된다.

公开(公告)号：KR1020040023528A

公开(公告)日：2004-03-18

申请号：KR1020030061702

申请日：2003-09-04

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  정형석 ,  이종호 ,  이내인 ,  김윤석

IPC: H01L21/316 ,  B82Y40/00

CPC classification number: H01L21/02329 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02192 ,  H01L21/022 ,  H01L21/02337 ,  H01L21/0234 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3143 ,  H01L21/3144 ,  H01L21/31604 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/3185 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: PURPOSE: A method for forming a high dielectric layer of a semiconductor device is provided to improve a leakage current characteristic and a negative bias temperature instability characteristic without increasing an equivalent oxide layer by forming an ozone interfacial oxide layer before the high dielectric layer is formed. CONSTITUTION: The high dielectric layer(12) made of a nano stack in which a hafnium oxide layer(or a zirconium oxide layer) and a III-group metal oxide layer are alternatively stacked is formed on a silicon substrate(10). The silicon substrate having the high dielectric layer is nitridized. A post-treatment is performed on the nitridized silicon substrate.

Abstract translation: 目的：提供一种用于形成半导体器件的高介电层的方法，以在形成高介电层之前通过形成臭氧界面氧化物层来增加泄漏电流特性和负偏压温度不稳定特性而不增加等效的氧化物层。 构成：在硅衬底（10）上形成由氧化铪层（或氧化锆层）和III族金属氧化物层交替堆叠的由纳米堆叠构成的高介电层（12）。 具有高介电层的硅衬底被氮化。 在氮化硅衬底上进行后处理。

公开(公告)号：KR1020060082478A

公开(公告)日：2006-07-18

申请号：KR1020050002984

申请日：2005-01-12

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  이시우 ,  김종표 ,  이정형 ,  이종호

IPC: C23C16/40

Abstract: 원자층 증착 기술을 이용한 실리콘 도핑된 금속 산화막 형성 방법들을 제공한다. 이 방법들은 금속 산화막 형성 사이클을 K회 반복하는 단계 및 실리콘 도핑된 금속 산화막 형성 사이클을 Q회 반복하는 단계를 구비한다. 상기 K 및 Q는 각각 1 이상 10 이하의 정수이다. 상기 금속 산화막 형성 사이클은 상기 반응기에 금속 원료 가스를 주입하고, 산화 가스를 주입하는 단계를 구비한다. 상기 실리콘 도핑된 금속 산화막 형성 사이클은 상기 반응기에 실리콘을 함유하는 금속 원료 가스를 주입하고, 산화 가스를 주입하는 단계를 구비한다. 상기 금속 산화막 형성 사이클을 K회 반복하는 단계 및 상기 실리콘 도핑된 금속 산화막 형성 사이클을 Q회 반복하는 단계를 적어도 1회 실시하여 원하는 두께의 실리콘 도핑된 금속 산화막을 형성한다. 이에 더하여, 실리콘 도핑된 하프늄 산화막(Si doped HfO
2 ) 형성 방법 또한 제공된다.

公开(公告)号：KR1020060011478A

公开(公告)日：2006-02-03

申请号：KR1020040060338

申请日：2004-07-30

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  김종표 ,  이종호 ,  김기철

IPC: H01L27/115

CPC classification number: H01L29/513 ,  H01L29/792

Abstract: 본 발명은 비휘발성 메모리 장치의 구조 및 그 제조방법에 관한 것이다. 본 발명에서는 터널 산화막, 트래핑 레이어, 블로킹 레이어 및 제어게이트 전극의 적층구조로 이루어진 비휘발성 메모리 장치의 게이트 영역을 형성함에 있어서, 상기 트래핑 레이어를 터널 산화막에 비해 높은 유전상수를 가지는 high-k 유전막으로 형성함을 특징으로 한다. 이처럼 트래핑 레이어를 high-k 유전막으로 형성할 경우, 동일 두께 대비 EOT를 감소시킬 수 있으며, 터널 산화막에 대한 높은 전위 장벽으로 인하여 제어게이트 전극의 전자가 터널 산화막으로 여기되는 것을 방지하여 프로그램 및 소거 전압을 보다 낮출 수 있게 된다. 이처럼, 프로그램 및 소거 전압을 낮춤으로써, 종래의 높은 프로그램 및 소거 전압으로 인해 터널 산화막이 손상되었던 문제점이 해소되고, 트랜지스터의 프로그램 및 소거 속도는 더욱 향상될 수 있다.
비휘발성 메모리 소자, 소노스(SONOS) 구조, 트래핑 레이어, 블로킹 레이어, 하이-k 유전막(high-k dielectric)

Abstract translation: 非易失性存储器件的结构及其制造方法技术领域本发明涉及非易失性存储器件的结构及其制造方法。 根据如在本发明中，形成由隧道氧化物的非易失性存储器装置的栅极区域中，捕集层，阻挡层和控制栅电极的叠层结构和捕集层，具有比所述隧道氧化膜更高的介电常数的高k介电层 其特征在于所述的形成。 因此，形成了捕集层为高k电介质膜时，也能够减小相反，相同的厚度EOT，并且由于从通过隧道氧化膜程序激发和擦除电压防止控制栅电极的隧道氧化物膜E的高的势垒 。“ 如上所述，通过降低编程和擦除电压，解决了由于传统的高编程和擦除电压导致的隧道氧化膜损坏的问题，并且可以进一步改善晶体管的编程和擦除速度。

公开(公告)号：KR1020050110105A

公开(公告)日：2005-11-22

申请号：KR1020040034931

申请日：2004-05-17

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  이종호 ,  정형석

IPC: H01L21/8238

CPC classification number: H01L21/823857 ,  H01L21/02148 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02194 ,  H01L21/02304

Abstract: 고유전율 게이트 절연막을 갖는 씨모스 집적회로 소자 및 그 제조방법을 제공한다. 상기 씨모스 집적회로 소자는 반도체기판 내에 서로 이웃하는 p웰 및 n웰을 구비한다. 상기 p웰의 소정영역 상에 제 1 게이트 전극이 배치된다. 상기 n웰의 소정영역 상에 제 2 게이트 전극이 배치된다. 상기 제 1 게이트 전극 및 상기 p웰 사이에 제 1 게이트 절연막이 개재된다. 또한, 상기 제 2 게이트 전극 및 상기 n웰 사이에 제 2 게이트 절연막이 개재된다. 이때, 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막 중 적어도 하나는 차례로 적층된 계면막 패턴 및 고유전막을 구비한다. 상기 계면막 패턴 및 상기 고유전막이 상기 제 1 게이트 절연막을 구성하는 경우에는, 상기 계면막 패턴 및 상기 고유전막은 그들 사이의 계면에 양의 고정전하들을 갖는 절연막들이 배치된다. 이와 달리, 상기 계면막 패턴 및 상기 고유전막이 상기 제 2 게이트 절연막을 구성하는 경우에는, 상기 계면막 패턴 및 상기 고유전막은 그들 사이의 계면에 음의 고정전하들을 갖는 절연막들이 배치된다.

公开(公告)号：KR1020050059854A

公开(公告)日：2005-06-21

申请号：KR1020030091571

申请日：2003-12-15

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  도석주 ,  김윤석

IPC: H01L21/336

Abstract: 다층구조의 게이트 유전막을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 상에, 상기 활성영역을 가로지르는 금속 실리케이트막 패턴이 구비된다. 상기 금속 실리케이트막 패턴 상에 실리콘 산화막 패턴이 배치된다. 상기 실리콘 산화막 패턴 상에 게이트 전극막 패턴이 배치된다.

公开(公告)号：KR1020050045737A

公开(公告)日：2005-05-17

申请号：KR1020030079908

申请日：2003-11-12

Applicant: 삼성전자주식회사

Inventor： 이종호 ,  강호규 ,  정형석 ,  도석주 ,  김윤석

IPC: H01L21/336

CPC classification number: H01L21/823857

Abstract: 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명 반도체 소자는 제1 도전형 채널 영역을 가지는 제1 트랜지스터와, 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터를 포함한다. 제1 트랜지스터를 구성하기 위하여 제1 도전형 채널 영역 위에는 HfO
2 막을 가지는 제1 게이트 절연막이 형성되어 있다. 제2 트랜지스터를 구성하기 위하여 제2 도전형 채널 영역 위에는 Al
2 O
3 막을 가지는 제2 게이트 절연막이 형성되어 있다. 이 구조를 제조하기 위하여, 반도체 기판의 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성하고 이를 어닐링한다. 어닐링된 제1 고유전막 위에 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 어닐링된 제1 고유전막이 노출되도록 제2 고유전막을 선택적으로 제거한다. 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.

公开(公告)号：KR100663352B1

公开(公告)日：2007-01-02

申请号：KR1020050002984

申请日：2005-01-12

Applicant: 삼성전자주식회사

Inventor： 도석주 ,  이시우 ,  김종표 ,  이정형 ,  이종호

IPC: C23C16/40

Abstract: 원자층 증착 기술을 이용한 실리콘 도핑된 금속 산화막 형성 방법들을 제공한다. 이 방법들은 금속 산화막 형성 사이클을 K회 반복하는 단계 및 실리콘 도핑된 금속 산화막 형성 사이클을 Q회 반복하는 단계를 구비한다. 상기 K 및 Q는 각각 1 이상 10 이하의 정수이다. 상기 금속 산화막 형성 사이클은 상기 반응기에 금속 원료 가스를 주입하고, 산화 가스를 주입하는 단계를 구비한다. 상기 실리콘 도핑된 금속 산화막 형성 사이클은 상기 반응기에 실리콘을 함유하는 금속 원료 가스를 주입하고, 산화 가스를 주입하는 단계를 구비한다. 상기 금속 산화막 형성 사이클을 K회 반복하는 단계 및 상기 실리콘 도핑된 금속 산화막 형성 사이클을 Q회 반복하는 단계를 적어도 1회 실시하여 원하는 두께의 실리콘 도핑된 금속 산화막을 형성한다. 이에 더하여, 실리콘 도핑된 하프늄 산화막(Si doped HfO
2 ) 형성 방법 또한 제공된다.