公开(公告)号：KR1020060083337A

公开(公告)日：2006-07-20

申请号：KR1020050003844

申请日：2005-01-14

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L27/092

CPC classification number: H01L21/823835 ,  H01L21/823842

Abstract: 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 제1 게이트 절연막을 개재하여 제1 영역의 반도체 기판 상에 제1 게이트 전극이 배치된다. 제1 게이트 전극은 금속실리사이드막으로 이루어진다. 제2 게이트 절연막을 개재하여 제2 영역의 반도체 기판 상에 제2 게이트 전극이 배치된다. 제2 게이트 전극은 금속막으로 이루어진다. 제1 및 제2 게이트 전극들은 서로 동일한 금속 원소들을 포함한다.

公开(公告)号：KR1020060005871A

公开(公告)日：2006-01-18

申请号：KR1020040054860

申请日：2004-07-14

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  한성기 ,  김민주 ,  노관종

IPC: H01L21/336

CPC classification number: H01L21/28518 ,  H01L29/665

Abstract: 자기정렬 실리사이드층을 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막과 상기 활성영역 상부를 가로지르는 게이트 패턴을 포함한다. 상기 게이트 패턴의 양 측벽에 스페이서 절연막이 형성된다. 상기 게이트 패턴의 상부(upper portion)에 제 1 및 제 2 살리사이드층(salicide layer)가 형성되고, 상기 스페이서 절연막과 상기 소자분리막 사이의 활성영역에 각각 제 1 살리사이드층(salicide layer)이 형성된다. 상기 게이트 패턴 상부의 제 1 및 제 2 살리사이드층은 번갈아 서로 연결되어 형성된다. 폭이 좁은 게이트 패턴에 제 1 살리사이드층이 집괴되어 형성된 후 제 2 살리사이드층으로 패치하여 이어진 살리사이드층을 형성할 수 있다.

Abstract translation: 提供了具有自对准硅化物层的半导体器件及其制造方法。 该器件包括形成在衬底上的隔离层并且限定穿过有源区的有源区和栅极图案。 间隔绝缘膜形成在栅极图案的两个侧壁上。 第一和第二金属硅化物层形成在栅极图案的上部上，并且第一金属硅化物层形成在间隔件绝缘膜和隔离膜之间的有源区上， 是的。 栅极图案上的第一和第二硅化物层交替地彼此连接。 可以通过在窄栅极图案中聚集第一硅化物层然后修补到第二硅化物层以形成硅化物层来形成硅化物层。

公开(公告)号：KR102211254B1

公开(公告)日：2021-02-04

申请号：KR1020150016621

申请日：2015-02-03

Applicant: 삼성전자주식회사

Inventor： 김완돈 ,  권오성 ,  나훈주 ,  손혁준 ,  송재열 ,  한성기 ,  현상진

IPC: H01L29/78

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는제1 핀과, 상기제1 핀상에형성된제1 트렌치와, 상기제1 트렌치의내벽을따라서형성된제1 유전막과, 상기제1 트렌치내에상기제1 유전막상에형성된제1 도전형의제1 일함수금속막을포함하는제1 핀형트랜지스터; 제2 핀과, 상기제2 핀상에형성된제2 트렌치와, 상기제2 트렌치의내벽을따라서형성된제2 유전막과, 상기제2 트렌치내에상기제2 유전막상에형성된제1 도전형의제2 일함수금속막을포함하는제2 핀형트랜지스터; 및제3 핀과, 상기제3 핀상에형성된제3 트렌치와, 상기제3 트렌치의내벽을따라서형성된제3 유전막과, 상기제3 트렌치내에상기제3 유전막상에형성된제1 도전형의제3 일함수금속막을포함하는제3 핀형트랜지스터를포함하고, 상기제1 유전막은일함수조절물질을포함하고, 상기제2 유전막은상기일함수조절물질을비포함하고, 상기제1 일함수금속막의제1 두께와, 상기제3 일함수금속막의제3 두께는서로다르다.

公开(公告)号：KR101929384B1

公开(公告)日：2018-12-14

申请号：KR1020120055441

申请日：2012-05-24

Applicant: 삼성전자주식회사

Inventor： 손혁준 ,  현상진 ,  강상범 ,  한성기 ,  홍석훈 ,  홍형석

IPC: H01L21/336 ,  H01L29/78

Abstract: 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치는 제1 영역과 제2 영역을 갖는 기판 상에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막을 질화처리하고, 상기 제1 영역의 적어도 일부분의 상기 제1 게이트 절연막을 제거하여, 상기 적어도 일부분의 상기 기판을 노출하고, 상기 제1 영역의 상기 적어도 일부분의 상기 기판 상에 제2 게이트 절연막을 형성하고, 상기 제1 및 제2 게이트 절연막들을 산소 분위기에서 열처리하고, 상기 제1 및 제2 게이트 절연막들 상에 고유전막을 형성하고, 그리고 상기 고유전막 상에 금속 게이트 전극을 형성하여 제조된다.

公开(公告)号：KR1020160056693A

公开(公告)日：2016-05-20

申请号：KR1020140157335

申请日：2014-11-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  구자흠 ,  김명철 ,  이진욱 ,  한성기

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823878 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/785 ,  H01L29/7831

Abstract: 집적회로소자는기판상에복수의활성영역과교차하는방향으로일 직선상에서연장되고상호이격되어있는제1 게이트라인및 제2 게이트라인과, 제1 게이트절연막및 제2 게이트절연막과, 제1 게이트라인과제2 게이트라인과의사이에개재되고제1 단축방향측벽및 제2 단축방향측벽에각각접하는게이트간절연영역을포함한다. 집적회로소자를제조하기위하여, 복수의활성영역중 더미게이트라인의양 측에서노출되는부분에한 쌍의소스/드레인영역을형성한후, 더미게이트라인을제거하여게이트홀을형성한다. 게이트홀 내에게이트절연막및 게이트층을형성한후, 게이트층중 일부를제거하여복수의게이트라인으로분리한다.

Abstract translation: 集成电路装置包括：第一栅极线和第二栅极线，其在与衬底上的多个有源区域交叉的方向上直线地延伸并彼此间隔开; 第一栅极绝缘层和第二栅极绝缘层; 以及插入在第一栅极线和第二栅极线之间并与第一短轴侧壁和第二短轴侧壁接触的栅极间绝缘区域。 为了制造集成电路器件，在有源区的部分中形成一对源极/漏极区，该区域暴露于虚拟栅极线的两侧，并且去除虚拟栅极线以形成栅极孔。 栅极绝缘层和栅极层形成在栅极孔中，并且栅极层被部分去除以分离成多条栅极线。 因此，本发明的集成电路装置能够解决在栅极线的隔离区域附近发生的问题。

公开(公告)号：KR101147868B1

公开(公告)日：2012-05-24

申请号：KR1020050014719

申请日：2005-02-22

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L21/336

Abstract: 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자가 제공된다. 일실시예에서, 상기 반도체 소자의 제조방법은 반도체 기판 상에 금속막을 형성하는 것을 구비한다. 상기 금속막에 불소 또는 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킨다. 상기 금속막을 패터닝하여 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성한다. 상기 금속막에 선택적으로 도핑된 불소는 도핑된 부분의 상기 금속막의 일함수를 감소시킨다. 반면, 상기 금속막에 선택적으로 도핑된 탄소는 도핑된 부분의 상기 금속막의 일함수를 증가시킨다.
이중 일함수, 금속 게이트, 불소, 탄소, 전기음성도

公开(公告)号：KR100843223B1

公开(公告)日：2008-07-02

申请号：KR1020070000684

申请日：2007-01-03

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  한성기 ,  임하진

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/518 ,  H01L21/02255 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/517

Abstract: A semiconductor device having different gate structures according to channel types and a manufacturing method thereof are provided to optimize a threshold voltage by using a heterogeneous metal gate electrode structure. A channel region(12) is formed on a semiconductor substrate(10). A gate insulating layer(20A) including a high dielectric layer(24) is formed on the channel region. A gate(30A) is formed on the gate insulating layer. The gate is composed of a doped metal nitride layer(32) including a first and second metal layers and a conductive polysilicon layer(38). The first and second metal layers are composed of a nitride of a first metal and a second metal different from the first metal. The gate further includes a capping layer(34) including metal which is inserted between the doped metal nitride layer and the polysilicon layer.

Abstract translation: 提供根据通道类型具有不同栅极结构的半导体器件及其制造方法，以通过使用异种金属栅电极结构来优化阈值电压。 沟道区（12）形成在半导体衬底（10）上。 在沟道区上形成包括高介电层（24）的栅极绝缘层（20A）。 栅极（30A）形成在栅极绝缘层上。 栅极由包括第一和第二金属层的掺杂金属氮化物层（32）和导电多晶硅层（38）组成。 第一和第二金属层由不同于第一金属的第一金属和第二金属的氮化物构成。 该栅极还包括一个包覆金属的覆盖层（34），该金属层插入在掺杂的金属氮化物层和多晶硅层之间。

公开(公告)号：KR100719340B1

公开(公告)日：2007-05-17

申请号：KR1020050003844

申请日：2005-01-14

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L27/092

CPC classification number: H01L21/823835 ,  H01L21/823842

Abstract: 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 제1 게이트 절연막을 개재하여 제1 영역의 반도체 기판 상에 제1 게이트 전극이 배치된다. 제1 게이트 전극은 금속실리사이드막으로 이루어진다. 제2 게이트 절연막을 개재하여 제2 영역의 반도체 기판 상에 제2 게이트 전극이 배치된다. 제2 게이트 전극은 금속막으로 이루어진다. 제1 및 제2 게이트 전극들은 서로 동일한 금속 원소들을 포함한다.

公开(公告)号：KR1020060093618A

公开(公告)日：2006-08-25

申请号：KR1020050014719

申请日：2005-02-22

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  이종호 ,  한성기 ,  정형석

IPC: H01L21/336

CPC classification number: H01L21/28044 ,  H01L21/265 ,  H01L21/823828

Abstract: 이중 일함수 금속 게이트 전극들을 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자가 제공된다. 일실시예에서, 상기 반도체 소자의 제조방법은 반도체 기판 상에 금속막을 형성하는 것을 구비한다. 상기 금속막에 불소 또는 탄소 중에서 선택된 하나의 불순물을 선택적으로 도핑하여 도핑된 부분의 상기 금속막의 일함수를 변화시킨다. 상기 금속막을 패터닝하여 서로 다른 일함수를 갖는 금속 게이트 전극들을 형성한다. 상기 금속막에 선택적으로 도핑된 불소는 도핑된 부분의 상기 금속막의 일함수를 감소시킨다. 반면, 상기 금속막에 선택적으로 도핑된 탄소는 도핑된 부분의 상기 금속막의 일함수를 증가시킨다.
이중 일함수, 금속 게이트, 불소, 탄소, 전기음성도

公开(公告)号：KR102217246B1

公开(公告)日：2021-02-18

申请号：KR1020140157335

申请日：2014-11-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  구자흠 ,  김명철 ,  이진욱 ,  한성기

IPC: H01L29/78 ,  H01L21/336

Abstract: 집적회로소자는기판상에복수의활성영역과교차하는방향으로일 직선상에서연장되고상호이격되어있는제1 게이트라인및 제2 게이트라인과, 제1 게이트절연막및 제2 게이트절연막과, 제1 게이트라인과제2 게이트라인과의사이에개재되고제1 단축방향측벽및 제2 단축방향측벽에각각접하는게이트간절연영역을포함한다. 집적회로소자를제조하기위하여, 복수의활성영역중 더미게이트라인의양 측에서노출되는부분에한 쌍의소스/드레인영역을형성한후, 더미게이트라인을제거하여게이트홀을형성한다. 게이트홀 내에게이트절연막및 게이트층을형성한후, 게이트층중 일부를제거하여복수의게이트라인으로분리한다.