公开(公告)号：KR100058033B1

公开(公告)日：1993-01-07

申请号：KR1019900021861

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 함종식 ,  원철호 ,  한우종 ,  전금석 ,  윤용호 ,  천유식

IPC: G06F13/10

公开(公告)号：KR1019920009441B1

公开(公告)日：1992-10-16

申请号：KR1019900021861

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 함종식 ,  원철호 ,  한우종 ,  전금석 ,  윤용호 ,  천유식

IPC: G06F13/10

Abstract: The state of block units of stored data and tag data is stored on a cache memory and is compared to address data transmitted through a bus within clock period having a certain delay time using the snoop controller directory so that operation speed is increased. The directory includes a state memory for storing state data of block units of stored data, an address generator for generating the state memory address signal, data and address signal for a tag memory according to address signals transmitted through bus, a tag memory for comparing address with data signal generated by the address generator and tag data to generate tag match signal, and a write enable signal generator for generating write enable signal to be transmitted to the state memory.

Abstract translation: 存储数据和标签数据的块单元的状态存储在高速缓存存储器中，并且通过使用窥探控制器目录的具有一定延迟时间的时钟周期内通过总线发送的地址数据进行比较，从而增加操作速度。 该目录包括用于存储存储数据的块单元的状态数据的状态存储器，用于产生状态存储器地址信号的地址生成器，根据通过总线发送的地址信号的标签存储器的数据和地址信号，用于比较地址的标签存储器 由地址发生器产生的数据信号和标签数据产生标签匹配信号;以及写使能信号发生器，用于产生要发送到状态存储器的写允许信号。

公开(公告)号：KR100198789B1

公开(公告)日：1999-06-15

申请号：KR1019960065750

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  김성운 ,  신상석

IPC: H04L12/851 ,  H04L12/803

Abstract: 본 발명은 연결망 인터 페이스 제어기에 관한 것으로, 버퍼에 저장되는 짧은 길이의 메시지를 CPU에 의하여 읽히거나 메모리로 옮기고 긴 길이의 메시지는 DMA방식을 사용하여 CPU의 도움없이 지정된 어드레스의 메모리에 직접 저장하는 두가지의 방식을 모두 제공하여 짧은 길이의 메시지에 대하여 긴급한 CPU서비스를 보장 받을 수 있고, 긴 메시지에 대하여 CPU 부하를 줄일 수 있는 수신 연결망 인터페이스의 구조가 제시된다.

公开(公告)号：KR100176075B1

公开(公告)日：1999-05-15

申请号：KR1019960064145

申请日：1996-12-11

Applicant: 한국전자통신연구원

Inventor： 김성운 ,  원철호

IPC: G06F13/40

Abstract: 본 발명은 주변소자연결(PCI) 버스 응답 장치에 관한 것으로, 외부 메모리 자원의 늦은 동작 속도로 인해 발생되는 PCI 버스와 메모리 자원간의 인터페이스 시간차를 최소화시키기 위한 주변소자연결 버스 응답 장치에 관한 것이다.
본 발명은 늦은 접근시간을 갖는 메모리를 읽는 PCI 사이클인 경우 우선 PCI 버스 요청기에게 다시 시도하게 하고 지역 메모리 자원을 읽는다. 즉 메모리 읽기를 내부에서 진행시켜 다시 PCI 버스 요청기가 메모리 자원을 요구하면 읽어온 데이터를 즉시 제공한다. 또한 메모리를 쓰는 PCI 사이클인 경우 쓰기 데이터만을 바로 PCI 요청기로부터 받는 즉시 쓰기 사이클을 종료시키고 내부에서는 쓰기 사이클을 계속 진행시킨다. 결국 더 이상 PCI 버스를 점유하는 경우를 방지하고 PCI 버스상에서 보이지 않는 사이클을 진행시켜 전체적으로 시스템의 성능을 향상시킨다.

公开(公告)号：KR1019980047275A

公开(公告)日：1998-09-15

申请号：KR1019960065751

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  김성운 ,  신상석

IPC: G06F13/38

Abstract: 본 발명은 수신 연결망 인터페이스에 메시지가 수신된 후 그것을 CPU에게 알리기 위한 인터페이스 회로로서, 인터럽트와 폴링을 프로그램으로 선택할 수 있도록 한 개의 레지스터에 구현하고, 그것을 프로그램을 통하여 선택할 수 있도록 함으로써, 일반적인 메시지 처리 뿐만 아니라 긴급하게 메시지 처리를 요하는 실시간 환경에서도 사용할 수 있도록 한 메시지 수신 레지스터에 관해 제시된다.

公开(公告)号：KR1019970029113A

公开(公告)日：1997-06-26

申请号：KR1019950042592

申请日：1995-11-21

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  김성운

IPC: G06F15/00

Abstract: 본 발명은 복수개의 노드 혹은 프로세서들이 상호연결망에 연결되어 있을때, 노드 상호간에 패킷전송 프로토콜을 사용하여 메세지를 주고 받을때 상대편 노드에서 보낸 메세지를 수신하는 메세지 수신 인터페이스회로에 관한 것으로서, 상호연결망에서 접속되어 패킷단위의 데이타를 수신하기 위한 패킷 수신기, 수신된 패킷 단위의 데이타에서 메세지를 복원하기 위한 메세지 수신기, 패킷형태에 따라 서로 다른 버퍼를 사용할 수 있도록 메모리 공간을 제공하고, 이중 억세스 포트를 제공하여 상호연결망에서 패킷수신동작과 PCI 로컬버스를 통한 버퍼내용의 억세스동작을 서로 중첩시켜 수행하는 DP-SARM과, DP-SARM의 서로 다른 영역에 위치한 버퍼의 내용을 패킷단위로 읽어 PCI 로컷버스로 보내거나, PCI 로컬버스에서 발생한 버퍼 억세스 요구에 응답하 는 PCI 버스제어기로 구성된다.

公开(公告)号：KR1019970013962A

公开(公告)日：1997-03-29

申请号：KR1019950024216

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 원철호 ,  한종석

IPC: H04L12/46

Abstract: 본 발명은 계층구조의 상호 연결망을 위한 경로제어장치 및 그 제어방법에 관한 것으로서, 종래기술에서 상호 연결망의 스위치에 경로선택을 위한 별도의 정보를 설정해야 하고, 경로계산을 각 스위치에서 수행해야 하기 때문에 발생되는 복잡한 스위치를 사용해야 하는 문제점을 해결하기 위해 많은 수의 노드들이 상호 연결망에 연결되어 있을 때 송신노드가 데이타를 보내고, 지정된 수신노드가 그 데이타를 받기 위하여 연결망의 경로를 선택함으로써 스위치가 간단해질 수 있는 것이다.

公开(公告)号：KR1019970002400B1

公开(公告)日：1997-03-05

申请号：KR1019940012744

申请日：1994-06-07

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  김성운 ,  윤석한

IPC: G06F9/46

Abstract: The control scheme of interrupt go and done in a multiprocessor interrupt requester has the steps of judging if an input clock applied to a multiprocessor interrupt requester(3) is in a rising edge state (step 27), and if the input clock is not in the rising edge state, repeating until the input clock is in the rising edge state; if it is judged in step(27) that the input clock is in the rising edge state, judging if there is a write request in the least significant bit of a control and state register csr 7 to control the go and done of the transfer request for the transfer request of the interrupt between processors(step 28); if there is a write request, recording the least significant bit (DATA(0)) of the data bus between a processor interface circuit(2) and the multiprocessor interrupt requester(3) on the interrupt go and done bit csr(0) (15) (step 29) and returning to the step(27); if there is no write request in step(28), judging if it is in a check state and if the csr 11 representing the transfer error is 0 or the csr 13 representing the finite retry enable is 1 and the csr 9 representing the current retry count is 0(step 30), and returning to the step(27) if these conditions are not satisfied; and if these conditions are satisfied, recording the interrupt go and done bit csr 15 as 0 representing the transfer done(step 31) and returning to the step(27).

Abstract translation: 在多处理器中断请求器中进行的中断控制方案具有以下步骤：判断施加到多处理器中断请求者（3）的输入时钟是否处于上升沿状态（步骤27），如果输入时钟不在 上升沿状态，重复直到输入时钟处于上升沿状态; 如果在步骤（27）中判断输入时钟处于上升沿状态，则判断在控制和状态寄存器csr 7的最低有效位中是否存在写入请求以控制转移请求的执行 用于处理器之间的中断的转移请求（步骤28）; 如果存在写请求，则在中断处理接口电路（2）和多处理器中断请求器（3）之间记录数据总线的最低有效位（DATA（0）），并执行位csr（0）（ 15）（步骤29）并返回到步骤（27）; 如果在步骤（28）中没有写请求，则判断它是否处于检查状态，并且表示传输错误的csr 11是0还是表示有限重试使能的csr 13是表示当前重试的csr 9 计数为0（步骤30），如果不满足这些条件，则返回到步骤（27） 并且如果满足这些条件，则记录中断去完成位csr 15作为表示完成的传送（步骤31）并返回到步骤（27）。

公开(公告)号：KR100105576B1

公开(公告)日：1996-10-04

申请号：KR1019940010639

申请日：1994-05-16

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  원철호 ,  심원세 ,  윤석한

IPC: G06F13/24

公开(公告)号：KR1019960012355B1

公开(公告)日：1996-09-18

申请号：KR1019940023878

申请日：1994-09-22

Applicant: 한국전자통신연구원

Inventor： 김성운 ,  원철호 ,  모상만 ,  윤석한

IPC: G06F13/00

Abstract: a cache - to - cache controller(10) controlling the cache - to - cache transfer by generating control signals; a transfer type controller(30) making/inspecting the data transfer type; a bus receiver/driver(50) storing and receiving the signal driven in a pended protocol bus(P-bus); an address/data buffer and parity checker(20) storing the address and data driven in a processor and in a cache memory and checking the parity of the address and the data; and an ID comparator(40) comparing DI with SI driven in the pended protocol bus.

Abstract translation: 高速缓存到高速缓存控制器（10），通过产生控制信号来控制高速缓存到高速缓存传输; 传送类型控制器（30）进行/检查数据传送类型; 一个总线接收器/驱动器（50），用于存储和接收在一个已发行的协议总线（P-bus）中驱动的信号; 存储在处理器中驱动的地址和数据的地址/数据缓冲器和奇偶校验器（20），并且在高速缓冲存储器中检查地址和数据的奇偶性; 以及将比较DI与在已发送的协议总线中驱动的SI进行比较的ID比较器（40）。