公开(公告)号：KR1019970012160A

公开(公告)日：1997-03-29

申请号：KR1019950024204

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 한우종

IPC: G06F12/08

Abstract: 본 발명은 다중 태시를 갖는 다중처리 또는 병렬처리 시스템에서 캐시간 데이타 동일성 (Cache Coherency) 문제를 효과적으로 해결하기 우하여 스누우핑 방식을 사용할 때 수누우프에서 상태 변경을 이후로 지연시켜 시스템 버스를 통한 재전송 부담을 저감하고 불필요한 캐시 상태 천이를 방지하도록 한 다음 캐시 시스템에서 지연 스누우핑 장치에 관한 것이다.

公开(公告)号：KR1019950020228A

公开(公告)日：1995-07-24

申请号：KR1019930029351

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 박남진 ,  한우종 ,  윤석한 ,  박경

IPC: G06F15/16

Abstract: 본 발명은 공유버스를 사용하는 다중 프로세서 시스템(multiprocessor system)의 메모리에 사용되는 다단 입력큐를 제어하는 방법에 관한 것으로, 버스를 기반으로 하는 다중 프로세서 시스템에서 다단으로 구성되는 메모리 장치(제2도)의 입력큐(4s, 5s, 6s)에 무효화될 정보가 입력되지 않게 하거나 이미 입력된 불필요한 정보를 무효화 할 수 있는 방법을 제공하여 메모리 시스템(1m,2m, …,nm)의 응답속도를 빠르게 하는 입력큐의 제어방법을 제공하는 것이다.

公开(公告)号：KR1019940015822A

公开(公告)日：1994-07-21

申请号：KR1019920026633

申请日：1992-12-30

Applicant: 한국전자통신연구원

Inventor： 한우종 ,  박남진 ,  윤석한 ,  윤용호

IPC: G06F11/08

Abstract: 본 발명은 다중 프로세서 시스템에서 복수의 캐쉬 메모리 모듈(2a∼2n)이 존재할때 이들의 복잡한 상태천이동작을 효과적으로 시험하여 오류의 장소 및 시기등의 정보를 얻기 용이하게 하는 것으로, 복수의 캐쉬 메모리 모듈(2a∼2n)의 상태 변화가능의 경우를 분류하여 각 경우에 대한 시험방법을 제시함으로써 효과적으로 오류를 발견할 수 있도록 해준다.

公开(公告)号：KR1019920013129A

公开(公告)日：1992-07-28

申请号：KR1019900021863

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 함종식 ,  원철호 ,  한우종 ,  전금석 ,  윤용호 ,  김세일

IPC: G06F12/08

Abstract: 내용 없음

公开(公告)号：KR100356918B1

公开(公告)日：2002-10-19

申请号：KR1019990027008

申请日：1999-07-06

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종

IPC: H04L12/66

Abstract: 본발명은리셋신호에의하여초기화되며클럭신호및 패킷송신기로부터출력되는제 1 신호에따라제 1 로직신호를출력하는제 1 수단; 상기제 1 로직신호에따라상호연결망으로부터출력되는제 2 신호의통과를제어하기위한제 2 수단; 상기클럭신호에따라상기제 2 수단으로부터출력되는신호를동기화하기위한제 3 수단; 이전클럭에서의상기제 3 수단에의해동기화된신호를저장하며, 저장된신호를출력하기위한제 4 수단; 상기제 3 수단으로부터출력되는신호와상기제 4 수단으로부터출력되어반전된신호를이용하여상기제 2 신호의천이상태를검출하기위한제 5 수단; 상기제 5 수단으로부터출력되는신호, 상기제 3 수단으로부터추력되는신호및 상기제 1 신호를이용하여상호연결망출력포트의가용성을판단하는신호를출력하기위한제 6 수단을포함하여구성되며, 노드에서최소의오버헤드로신속하고효율적으로상호연결망출력포트의가용성을인식하여포트의이용률을높이고패킷의전송지연시간을단축하며데이터전송률을증대시킬수 있는출력포트가용성인식기를제시한다.

公开(公告)号：KR100301702B1

公开(公告)日：2001-10-29

申请号：KR1019980052957

申请日：1998-12-03

Applicant: 한국전자통신연구원

Inventor： 김성운 ,  한우종 ,  윤석한

IPC: G06F15/16

Abstract: 본 발명은 병렬컴퓨터시스템에 관한 것으로서, 특히 CC-NUMA(Cache Coherent - Non Uniform Memory Access) 컴퓨터시스템에서 사용 가능한 단일 어드레스 맵을 구현하기 위한 장치 및 방법에 관한 것이다.
이러한 본 발명은, 상기 프로세싱 노드는 하나의 마스터 프로세서와, 다수의 슬래이브 프로세서, 프로세서 버스, 메모리 및 어드레스 맵 구현장치를 포함하며, 상기 어드레스 맵 구현장치는, 상기 프로세싱 노드의 어드레스 범위를 지정하는 메모리 맵 레지스터와, 상기 어드레스를 메모리 자원의 특징에 맞는 어드레스로 변환하는 메모리 맵 분석기, 상기 프로세싱 노드에 부여된 고유의 노드 식별자를 저장하는 노드 번호 레지스터, 상기 프로세싱 노드의 마스터/슬래이브 노드 여부를 저장하는 마스터/슬래이브 레지스터, 상기 프로세싱 노드의 단일 메모리 맵의 진행 상태를 표시하는 노드 구성 레지스터, 상기 프로세싱 노드가 포함된 전체 시스템의 단일 어드레스 맵을 저장하는 노드 어드레스 변환테이블, 및 상기 상호연결망과 프로세싱 노드간의 � ��보를 교환할 수 있도록 하는 상호연결망 인터페이스를 포함하는 병렬컴퓨터시스템의 단일 어드레스 맵 구현장치를 제공한다.

公开(公告)号：KR100301112B1

公开(公告)日：2001-09-06

申请号：KR1019980049354

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 최성훈 ,  한우종 ,  윤석한 ,  박경

IPC: G06F15/16

Abstract: 본 발명은 1개의 그래픽처리기와 다수의 일반처리기로 구성되는 단일칩 다중 프로세서에서 그래픽 처리기의 스케쥴러 구조 및 스케쥴링 방법에 관한 것으로, 다수의 일반 처리기에서 1개의 그래픽처리기로 그래픽명령어들이 이슈될 때 그래픽 명령어의 유효성 여부를 판단하는 태그 신호를 생성하기 위한 다수의 태그 세트 로직과 태그 세트 로직으로부터 생성되는 태그 신호 및 히스토리 정보 신호를 이용하여 그래픽 명령어를 스케쥴링하여, 그래픽 명령어가 처리될 수 있는지의 여부를 다수의 일반 처리기로 각각 통보하기 위한 준비 신호를 발생하고, 그래픽 명령어의 스케쥴링이 완료될 때마다 다수의 일반 처리기로 일반 처리기 선택 신호를 각각 전송하며, 그래픽 처리 기능 블럭으로 기능 블럭 선택 신호를 전송하는 스테이트 머신을 포함하여 � �성되는 단일칩 다중 프로세서에서 그래픽 처리기 스케쥴러의 하드웨어 구조 및 스케쥴링 방법이 개시된다.

公开(公告)号：KR1020010056536A

公开(公告)日：2001-07-04

申请号：KR1019990058025

申请日：1999-12-15

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한종석 ,  기안도 ,  한우종 ,  윤석한 ,  오길록

IPC: G06F12/08

CPC classification number: G06F12/0828 ,  G06F2212/2542

Abstract: PURPOSE: A cache controller is provided to increase a cache using rate by providing a plurality of dual port buffers, thereby controlling a transaction buffering by a minimum control overhead. CONSTITUTION: A WE1 signal(311), a WE0 signal(312), a WA bus signal(313), a WD bus signal(314), a WCLK clock signal(315) etc. are applied to a dual port transaction buffer(300) from a writing module unit through a writing port. An OE1 signal(321), an OE0 signal(322) and a RA bus signal(323) are applied to the dual port transaction buffer(300) from a reading module unit(320) through a reading port. A RD bus signal(324) is applied to the reading module unit(320) from the dual port transaction buffer(300). The WE1 signal(311) is a writing enable signal with respect to an entry 1(301) of the dual port transaction buffer(300). The WE0 signal(312) is a writing enable signal with respect to an entry 0(302) of the dual port transaction buffer(300). The WA bus signal(313) is a bus signal designating an entry address of the dual port transaction buffer(300). The WD bus signal(314) is a bus signal transmitting data to be stored in an entry. The WCLK clock signal(315) is a square wave clock signal used in synchronous operations of a writing port. The OE1 signal(321) is a reading enable signal with respect to an entry 1(301) of the dual port transaction buffer(300). The OE0 signal(322) is a reading enable signal with respect to an entry 0(302) of the dual port transaction buffer(300). The RA bus signal(323) is a bus signal designating an entry address of the dual port transaction buffer(300). The RD bus signal(324) is a bus signal transmitting data read in an entry. The reading port reads buffer data asynchronously without a clock signal.

Abstract translation: 目的：提供高速缓存控制器以通过提供多个双端口缓冲器来增加高速缓存使用速率，从而以最小控制开销来控制事务缓冲。 构成：将WE1信号（311），WE0信号（312），WA总线信号（313），WD总线信号（314），WCLK时钟信号（315）等应用于双端口事务缓冲器 300）从写入模块单元通过写入端口。 通过读取端口，从读取模块单元（320）将OE1信号（321），OE0信号（322）和RA总线信号（323）应用于双端口事务缓冲器（300）。 从双端口事务缓冲器（300）将RD总线信号（324）应用于读取模块单元（320）。 WE1信号（311）是相对于双端口事务缓冲器（300）的条目1（301）的写使能信号。 WE0信号（312）是相对于双端口事务缓冲器（300）的条目0（302）的写使能信号。 WA总线信号（313）是指定双端口事务缓冲器（300）的入口地址的总线信号。 WD总线信号（314）是发送要存储在条目中的数据的总线信号。 WCLK时钟信号（315）是在写入端口的同步操作中使用的方波时钟信号。 OE1信号（321）是相对于双端口事务缓冲器（300）的条目1（301）的读取使能信号。 OE0信号（322）是相对于双端口事务缓冲器（300）的条目0（302）的读取使能信号。 RA总线信号（323）是指定双端口事务缓冲器（300）的入口地址的总线信号。 RD总线信号（324）是发送在条目中读取的数据的总线信号。 读取端口不需要时钟信号异步读取缓冲器数据。

公开(公告)号：KR1020000032810A

公开(公告)日：2000-06-15

申请号：KR1019980049407

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  윤석한

IPC: G06F9/46

Abstract: PURPOSE: An interrupt request controller for single signal interrupt processor and interrupt method is disclosed to expedite the input and output of single interrupt signal to the SSIR(Single Signal Interrupt Processor). CONSTITUTION: An IRC(Interrupt Request Controller) for SSIR(Single Signal Interrupt Processor) and interrupt method begins with ICR(Interrupt Control Register)'s beat value being 0(s301). IRC checks if ICR's TR bit is 1(s302), if 1 select ICR's TA value as 1, send ITYPE value to IRC as 11(s303), and go to (s310). If not 1, IRC checks if ICR's SR bit is 1(s304) and if SR bit is 1, set ICR's SR bit as 1(s305), send INTR signal as 1 to the processor and ITYPE signal of 10 to IRC, and go to (s310). If SR bit is not 1 in (s304), IRC checks if ICR's IA bit is 1(s306), if 1 set ICR's IA bit as 1, send INTR signal as 1 to the processor and ITYPE signal as 01 to IRC, then go to (s310). If not 1 in (s306), IRC checks if ICR's NR bit is 1, if not 1, repeat (s302) or (s308) and if 1, set ICR's NA bit as 1, send INTR signal of 1 to processor and ITYPE signal as 00 to IRC(s309), check if IACK signal sent by IRC is 1(s310). If 1 in (s310), set ICR's TA bit, SA bit, IA bit, and NA bit as 0, output INTR signal as 0, go to (s301). If not 1 in (s310), restart from (s301).

Abstract translation: 目的：公开一种用于单信号中断处理器和中断方法的中断请求控制器，以加速对SSIR（单信号中断处理器）的单个中断信号的输入和输出。 构成：SSIR（单信号中断处理器）的IRC（中断请求控制器）和中断方法以ICR（中断控制寄存器）的拍频值为0（s301）开始。 IRC检查ICR的TR位是否为1（s302），如果1选择ICR的TA值为1，则向ITC发送ITYPE值为11（s303），并转到（s310）。 如果不是1，IRC检查ICR的SR位是否为1（s304），如果SR位为1，则将ICR的SR位设置为1（s305），将INTR信号作为1发送给处理器，将ITYPE信号发送到IRC，并转到 到（s310）。 如果（s304）中的SR位不为1，则IRC检查ICR的IA位是否为1（s306），如果1将ICR的IA位设置为1，则将INTR信号作为1发送给处理器，将ITYPE信号作为01发送到IRC，然后转到 到（s310）。 如果在（s306）中不是1，则IRC检查ICR的NR位是否为1，如果不是1，重复（s302）或（s308），如果1将ICR的NA位设置为1，则将INTR信号发送到处理器和ITYPE信号 作为00到IRC（s309），检查IRC发送的IACK信号是否为1（s310）。 如果在（s310）中为1，则将ICR的TA位，SA位，IA位和NA位设置为0，将INTR信号输出为0，转到（s301）。 如果不是（s310）中的1，请从（s301）重新启动。

公开(公告)号：KR100250474B1

公开(公告)日：2000-04-01

申请号：KR1019970073708

申请日：1997-12-24

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  박경 ,  한우종

IPC: G06F19/00

Abstract: PURPOSE: The device and method for the global control of the crossbar routing switch is provided to transmit only the pure data, except a tag in the receiving node, to offer the packet of the same angle in the receiving node, and to perform the global control fitting to the crossbar routing switch without using the additional signal and circuit. CONSTITUTION: The global control unit is ready(401). If a broadcast request signal is driven(402), one of ports requesting the broadcast transmission is selected(403). Or, the next input port is selected(404,405). If the other point-to-point transmission exists(406), the internal ready signal is driven in the blocking state for restraining the next point-to-point transmission(407). Otherwise,if the broadcast transmission method is in the hub/cluster separating signal state(408), the broadcast transmission is started after transforming into the dummy state for removing the tag of the packet and spending one clock(409,410). When the broadcast transmission exits, all internal ready signal is driven in the ready state for the other point-to-point transmission and the content of the mask register is altered so that the next input port receives the broadcast arbitration(411).

Abstract translation: 目的：提供交叉开关路由交换机的全局控制的设备和方法，仅传输除接收节点中的标签之外的纯数据，以在接收节点中提供相同角度的分组，并执行全局 在不使用附加信号和电路的情况下控制对横梁路由开关的拟合。 规定：全局控制单元就绪（401）。 如果广播请求信号被驱动（402），则选择请求广播传输的端口之一（403）。 或者，选择下一个输入端口（404,405）。 如果存在另一个点对点传输（406），则内部就绪信号被驱动为阻塞状态以阻止下一个点对点传输（407）。 否则，如果广播发送方式处于集线器/集群分离信号状态（408），则在转换为用于去除分组的标签并花费一个时钟（409,410）的虚拟状态之后，广播传输开始。 当广播传输退出时，所有内部就绪信号被驱动为就绪状态，用于另一个点对点传输，并且屏蔽寄存器的内容被改变，使得下一个输入端口接收到广播仲裁（411）。