Abstract:
본 발명은 CMS(CDMA Mobile System)의 기지국 제어장치(Base Station Controller)과와이동통신 교환기간의 정합을 위한이동통신 교환기의 기지국 제어장치 정합 서브 시스팀에 관한 것으로, CEPT 방식 PCM 중계선과 타 시스팀과의 정합 기능을 수행하는 디지털 중계선 정합장치(3)를 포함하여 구성된다. 이에 따라 본 발명은 이동 통신 교환기와 기지국 제어장치간 통신을 위하여 기존의 전전자 교환기에 서브시스팀의 용량증대를 위한 확장성을 증가시키고, 가장 경제적인 접속을 위한 서브 시스팀의 구현이 용이한 효과가 있다.
Abstract:
본 발명은 CMS(CDMA Mobile System)의 기지국 제어장치 네트워크에 관한 것으로, 다수의 프로세서간 통신을 담당하는 CIN : 상기 CIN을 구성하는 각 노드 및 E1 링크 정합장치의 보드의 관리를 담당하는 관리 프로세서 HCIP : 기지국 제어장치를 구성하는 각 프로세서에 프로그램 로딩, 구성 및 감시 제어 기능을 담당하는 BSM : 기지국 제어장치의 경보를 취합 관리하는 ACP; 상기 CIN에 연결된 각 프로세서의 통신 메시지를 거리 제한없이 원격지에 위치한 기지국에 전달하기 위해 IPC의 메시지를 E1 PCM 전송 형태에 맞추어서 전송하기 위한 E1 링크 정합장치; 기지국과 이동통신 교환기간 호 제어 및 소프트웨어 핸드오프 처리를 담당하는 CCP; 및 트래픽 데이터의 분배, 접속 및 중계 기능, 이동국과의 음성정보 송수신 및 프로토콜 메시지의 처리를 담당하는 TSB으로 구성되는 것을 특징으로 하여, CIN의 구성을 변경하면 시스템의 용이하게 확장할 수 있고, 프로세서와 프로세서간에 고속의 통신메시지를 서로 교환하는 것이 필요한 CMS(CDMA Mobile System)의 기지국 제어장치의 구현할 수 있는 효과가 있다.
Abstract:
본 발명은 CMS(CDMA Mobile System)에서 기지국과 기지국 제어장치간의 비채널(non channelized) 패킷 전송을 위해, ITU-T에서 권고하여 이미 통신망에 적용되고 있는 E1 2048 Kbps 정합기술을 이용한 프로세서 데이타 통신장치에 관한 것이다. 본 발명은 프로세서 통신노드 제어장치, 프로세서 통신노드 정합장치, E1 링크 정합장치, 및 경보취합장치로 구성되며, 상기와 같은 본 발명은, CDMA 이동통신망에서 기지국과 기지국 제어장치간에 E1 링크를 이용하여 거리에 제한받지 않고 망을 구성할 수 있으며, 기존 전송로를 그대로 사용할 수 있는 장점이 있어 경제적인 망 구성이 가능하다는 효과가 있다.
Abstract:
본 발명은, 내부의 상위프로세서가 고속으로 처리한 데이타를 외부의 PCM 경로에 실어주고, 이와 반대로 상위프로세서가 PCM 경로에서 수신된 데이타를 고속으로 처리하기 위하여, 다수의 전용프로세서는 상위 프로세서의 기능을 분담할 뿐맡 아니라 PCM 경로로 통신기능을 수행하며, 중재프로세서는 상위프로세서와 전용프로세서 사이의 통신기능을 수행케하는 PCM 경로의 다중채널 데이터 처리를 위한 병립처리구조에 관한 것이다. 본 발명은 기능수행의 부하는 매우 크지만 (30~40 mega-instructions per second) 각 기능끼리의 주고 받는 전송데이타가 상당히 적을 때 (8 Kbps 이하), 상기의 두 기능을 동시에 경제성 있게 구현하는 효과가 있다.
Abstract:
본 발명은 고성능 프로세서간 통신망의 단위 네트워크를 구성하는 시스팀 백 프레인 버스상의 노드 수용능력을 증대시키고, 메세지 프레임의 고속 전송을 통해 경로 지연시간을 최소화시키며, 단일 보드상에 물리적으로 가능한 한계까지 다수의 노드를 집적시켜 경제성을 도모하기 위한 것으로서 프로세서 또는 타 네트워크와 연결되어 메세지 프레임의 경로 제어를 수행하는 고성능 프로세서간 통신망의 노드 모듈에 관한 것으로, 단위 네트워크에 대용량 노드를 수용 가능하게 하므로서 경제성을 향상시키고, HDLC 포맷의 직렬 데이타를 노드 모쥴내에서 병렬 전송처리하게 하므로서 고속의 메세지 교환을 통한 경로 지연시간을 최소화시켜 네트워크의 서비스 품질을 향상시킬 수 있는 효과가 있다.
Abstract:
The error occurred during when an error generated in the former is processed is detected by the circuit. The circuit comprises a latch(200) for latching an error data, a comparator(500) for discriminating error by comparing output signal of the latch(200) and error input signals transmitted through data lines, an address decoder(600) for generating an error read signal by decoding an error address signal transmitted from a CPU, a decoder(300) for switching output signal of the latch(200) according to the output signal of the decoder(600), an output buffer controller(100) for generating buffer enable signal according to the output signal of the decoder(600), and an output buffer(400) for outputting the output signal of the decoder(300) through data lines.
Abstract:
initializing a significant common bus transmission constant unit, if a reset signal is detected; if the reset signal is not detected, checking whether a module state is changable or not; when the module is changable during its operation, if a synchronous frame signal is detected, initializing the significant common bus transmission constant unit, but when the module is not changed during its operation, if the synchronous frame signal is not detected, checking whether a use of the significant common bus is a reserved or not through the other module; if the reservation is performed, completing the system, but if it is not performed, comparing a value of the significant common bus transmission constant unit with the own module number; in the result of the comparison, if the result is different from each other, repeating the operation of the system, but if the result is the same, checking whether a use for a less significant common bus is booked or not; if the use is not booked, completing the operation of the system, but if the use is booked, informing that the use of less significant common bus is booked and then detecting whether or not the module of the significant common bus is the most significant module when the significant common bus is not used; if it is not the most significant module, repeatedly transmitting the frame from the significant module, but if it is the most significant module, starting to use the significant common bus; and completing all the operations of the system.
Abstract:
프로세서 노드(604)간에 메시지 프레임 교환을 지원하는 시스팀 버스인 IPCU(Inter-Processor Communication Unit)(600)와 하위에 있는 각 IPCU를 연결하여 서로 상이한 IPCU간의 메시지 통신을 지원하는 CIPCU(Central Inter-Processor Communication Unit)(601)를 구비하는 프로세서간 통신망에 적용되는 메시지 프레임 어드레스 방법에 있어서, 메시지 프레임을 분류하는 제1단계; 메시지 프레임을 분류하여 메시지 프레임노드 어드레스를 구성하는 제2단계; 메시지 프레임을 분류하여 메시지 프레임 IPCU 어드레스를 구성하는 제3단계;를 포함하여 이루어지는 특징으로 한다.
Abstract:
본 발명은 교환기의 대용량 프로세서간 통신 망 구조를 비롯하여 최대 7레벨 이하의 계층구종를 갖는 범용 망에서 각 IPCU(Inter-Processor Communication Unit)를 연결하는 게이트웨이 노드와 프로세서를 연결하는 프로세서 노드에서의 경로제어 방법에 관한 것으로, 시스템 시동시 각 노드는 자신에게 할당될 노드 및 IPCU 어드레스와 그룹정보, 특성종보를 초기화하여 래치한 후 프레임 수신을 대기하고 있다가 시작 플래그와 함께 메시지 플레임을 수신하는 제1단계; 상기 제1단계 수행후, 강제 삽입된 'O'비트 유무를 검사하여 제거하고 노드 특성을 확인하는 제2단계; 상기 제2단계 수행후, 상위 게이트웨이 노드로 동작하고 있으면 "상위 게이트웨이 노드 경로제어"를 수행하고 경로제어가 계속되면 리턴하고 아니면 종료하는 제3단계; 상기 제2단계 수행후, 하위 게이트웨이 노드로 동작하고 있으면 "하위 게이트웨이 노드 경로제어"를 수행하고 경로 제어가 계속되면 리턴하고 아니면 종료하는 제4단계; 및 상기 제2단계 수행 후, 프로세서 노드로 동작하고 있으면 "프로세서 노드 경로제어"를 수행한 후 경로제어가 계속되면 리턴하고 아니면 종료하는 제5단계;를 포함하여 이루어지는 것을 특징으로 한다.