公开(公告)号：FR3095560A1

公开(公告)日：2020-10-30

申请号：FR1904484

申请日：2019-04-26

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FROIDEVAUX NICOLAS ,  LOPEZ LAURENT

IPC: H03K19/0944 ,  H02H7/20

Abstract: Association de transistors en série La présente description concerne un dispositif comportant, en série (71) : un premier transistor (73) ; un deuxième transistor (75), connecté au premier transistor (71) ; et un troisième transistor (77), connecté au deuxième transistor (75), ledit troisième transistor (77) étant commandé par un signal numérique. Figure pour l'abrégé : Fig. 5

公开(公告)号：FR3094122A1

公开(公告)日：2020-09-25

申请号：FR1902966

申请日：2019-03-22

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： PINATEL CHRISTOPHE ,  MAZER SERGE ,  FERRAND OLIVIER

IPC: G06T1/20 ,  G06T1/40 ,  G06T1/60

Abstract: Le dispositif de traitement d’images, comprend au moins un pipeline (PP1, PP2). Chaque pipeline (PP1, PP2) est destiné à traiter des trames de données d’images au rythme d’un débit de trame (DT). Une mémoire interne (9) comporte pour chaque pipeline (PP1, PP2) un jeu de descripteurs (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) disposés selon un ordre (ORD1, ORD2), chaque descripteur (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) comportant des informations relatives à une fonction (PV1, PV2, PV3, PV4) destinée à être activée par le pipeline correspondant sur au moins une trame de données d’images, les fonctions associées aux différents descripteurs étant différentes. Des moyens de commande (MC) sont configurés pour, pour chaque pipeline (PP1, PP2), lire le jeu de descripteurs (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) correspondant de façon séquentielle et cyclique selon ledit ordre (ORD1, ORD2) au rythme d’un descripteur par au moins une trame de données d’images (F1, F2, F3, F4) et mémoriser les informations correspondantes au descripteur lu. Chaque pipeline (PP1, PP2) est configuré pour activer à chaque trame de données d’images (F1, F2, F3, F4) la fonction (PV1, PV2, PV3, PV4) correspondant aux informations mémorisées. Référence : figure 2

公开(公告)号：FR3094104A1

公开(公告)日：2020-09-25

申请号：FR1902855

申请日：2019-03-20

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FOLLIOT LAURENT ,  DEMAJ PIERRE

IPC: G06F12/02 ,  G06N20/20

Abstract: Procédé de détermination de la taille mémoire globale d’une zone mémoire globale (ZG) à allouer dans une mémoire (MV) destinée à stocker des données d’entrée et des données de sortie de chaque couche d’un réseau de neurones (RN), le procédé comprenant pour chaque couche courante du réseau postérieure à la première couche, une détermination d’une paire de zones mémoire élémentaires (ZA1, ZA2) à partir de chaque précédente zone mémoire élémentaire associée à la couche précédente, les deux zones mémoire élémentaires (ZA1, ZA2) de ladite paire ayant respectivement deux tailles mémoire élémentaires et étant toutes les deux destinées à stocker des données d’entrée et des données de sortie de ladite couche, les données de sortie étant stockées selon respectivement deux placements différents, la taille mémoire globale correspondant à la plus petite taille mémoire élémentaire en sortie de la dernière couche. Figure pour l’abrégé : Fig 6

公开(公告)号：FR3093186A1

公开(公告)日：2020-08-28

申请号：FR1901809

申请日：2019-02-22

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： CORDIER NICOLAS

IPC: G01R31/3167 ,  G01R31/3187

Abstract: Procédé de détection sur carte de défauts éventuels dans un système fixé sur ladite carte, le système comportant un circuit d’adaptation d’impédance (MTC) couplé à un composant sans contact (CTLR), ladite détection comportant une première partie effectuée par le composant sans contact lui-même. Figure pour l’abrégé : Fig 3

公开(公告)号：FR3091786A1

公开(公告)日：2020-07-17

申请号：FR1900385

申请日：2019-01-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL

IPC: H01L29/868 ,  H01L21/329 ,  H01L29/12

Abstract: La diode (DD1) comprend un barreau de silicium polycristallin (PL2) comportant une première région dopée d’un premier type de conductivité (P+), une deuxième région dopée d’un deuxième type de conductivité (N+) et une région intrinsèque (INT), et comprend une couche conductrice (PL1) apte à être polarisée, parallèle au barreau de silicium polycristallin (PL2) et séparée dudit barreau par une couche diélectrique (CD). Figure de l’abrégé : figure 1

公开(公告)号：FR3091785A1

公开(公告)日：2020-07-17

申请号：FR1900384

申请日：2019-01-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL

IPC: H01L29/868 ,  H01L21/329 ,  H01L29/12

Abstract: La diode (DD) comprend une première région de silicium polycristallin dopée d’un premier type de conductivité (P+), une deuxième région de silicium polycristallin dopée d’un deuxième type de conductivité (N+) et une région de silicium polycristallin intrinsèque (INT), dans laquelle la région de silicium polycristallin intrinsèque (INT) comporte des atomes de fluor. Figure de l’abrégé : figure 1

公开(公告)号：FR3089649A1

公开(公告)日：2020-06-12

申请号：FR1872443

申请日：2018-12-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FOLLIOT LAURENT ,  DEMAJ PIERRE

IPC: G06F12/06

Abstract: Procédé de détermination de la taille mémoire globale (MaxF) d’une zone mémoire globale (MF) à allouer dans une mémoire destinée à stocker des données d’entrée (M1) et des données de sortie (M2) de chaque couche (L) d’un réseau de neurones (RN), le procédé comprenant pour chaque couche (L) une détermination d’une taille mémoire élémentaire d’une zone mémoire élémentaire (ZA) destinée à stocker des données d’entrée (M1) et des données de sortie (M2) de ladite couche (L), ladite taille élémentaire étant comprise entre la taille mémoire des données d’entrée (M1) ou de sortie (M2) de ladite couche (L) et une taille égale à la somme de la taille mémoire des données d’entrée (M1) et de la taille mémoire des données de sortie (M2) de ladite couche (L), la taille mémoire globale (MaxF) étant déterminée à partir des tailles mémoires élémentaires (ZA) associées auxdites couches (L), la zone mémoire globale (MF) contenant toutes les zones mémoire élémentaires (ZA). Figure pour l’abrégé : Fig. 6B

公开(公告)号：FR3089382A1

公开(公告)日：2020-06-05

申请号：FR1872151

申请日：2018-11-30

Applicant: ST MICROELECTRONICS ROUSSET ,  PROTON WORLD INT NV

Inventor： VAN NIEUWENHUYZE OLIVIER ,  CHARLES ALEXANDRE

IPC: H04W4/80

Abstract: La présente invention concerne un contrôleur de communication en champ proche (NFC) d’un dispositif NFC, le contrôleur NFC étant configuré pour transmettre, après la détection par le contrôleur NFC, d’un lecteur NFC en relation avec une première transaction NFC et avant la réception d’une commande de sélection d’application (305) en provenance du lecteur NFC (104), un message de sélection d’application (401) à un élément de gestion de transaction (210) du dispositif NFC. Figure pour l'abrégé : Fig. 4

公开(公告)号：FR3089317A1

公开(公告)日：2020-06-05

申请号：FR1872239

申请日：2018-12-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： GRIL-MAFFRE JEAN-MICHEL ,  EVA CHRISTOPHE

IPC: G06F12/02 ,  G06F11/10

Abstract: Système comprenant un dispositif de mémoire (DMM) comportant un premier domaine mémoire (DM1) destiné à stocker des premières données à des premières adresses et un deuxième domaine mémoire (DM2) destiné à stocker, sur commande, soit des deuxièmes données à des deuxièmes adresses soit des bits de contrôle de code correcteur d’erreurs associés aux premières données à des troisièmes adresses Figure pour l’abrégé : Fig. 3

公开(公告)号：DE102019132485A1

公开(公告)日：2020-06-04

申请号：DE102019132485

申请日：2019-11-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： ARDICHVILI EMMANUEL ,  LESTRINGAND LAURENT ,  VALDENAIRE PATRICK

IPC: G06F21/50 ,  G06F13/00

Abstract: Das System weist mindestens eine Vielzahl von Master-Vorrichtungen (Mi) auf, die jeweils eine Programmierschnittstelle (SMi) aufweisen, eine Vielzahl von Slave-Vorrichtungen (SMi, Si), die die Programmierschnittstellen beinhalten, eine Verbindungsschaltung (1), die zwischen dem Satz von Master-Vorrichtungen und den Slave-Vorrichtungen gekoppelt ist. Jeder Transaktion ist ein Attribut (ATTi) zugeordnet, das in der Lage ist, mindestens zwei Attributwerte anzunehmen, die mindestens zwei gewünschten Eigenschaften für die Master-Vorrichtung entsprechen. Jede Slave-Vorrichtung (SMi, Si) ist einem Identifikator (IDSMi, IDSi) zugeordnet, der in der Lage ist, mindestens zwei Werte anzunehmen, die jeweils mindestens zwei gewünschten Eigenschaften für die Slave-Vorrichtung entsprechen. Jede Master-Vorrichtung erbt automatisch die Eigenschaft seiner Programmierschnittstelle. Filtermittel (LGS1, LGCD, LGCM, LGS2 und LGS3) sind in Gegenwart einer für eine Slave-Vorrichtung bestimmten Transaktion so konfiguriert, dass sie den entsprechenden Attributwert mit dem Identifikatorwert dieser Slave-Vorrichtung vergleichen und die Transaktion abhängig vom Ergebnis des Vergleichs verweigern oder nicht.