公开(公告)号：FR3094122A1

公开(公告)日：2020-09-25

申请号：FR1902966

申请日：2019-03-22

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： PINATEL CHRISTOPHE ,  MAZER SERGE ,  FERRAND OLIVIER

IPC: G06T1/20 ,  G06T1/40 ,  G06T1/60

Abstract: Le dispositif de traitement d’images, comprend au moins un pipeline (PP1, PP2). Chaque pipeline (PP1, PP2) est destiné à traiter des trames de données d’images au rythme d’un débit de trame (DT). Une mémoire interne (9) comporte pour chaque pipeline (PP1, PP2) un jeu de descripteurs (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) disposés selon un ordre (ORD1, ORD2), chaque descripteur (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) comportant des informations relatives à une fonction (PV1, PV2, PV3, PV4) destinée à être activée par le pipeline correspondant sur au moins une trame de données d’images, les fonctions associées aux différents descripteurs étant différentes. Des moyens de commande (MC) sont configurés pour, pour chaque pipeline (PP1, PP2), lire le jeu de descripteurs (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) correspondant de façon séquentielle et cyclique selon ledit ordre (ORD1, ORD2) au rythme d’un descripteur par au moins une trame de données d’images (F1, F2, F3, F4) et mémoriser les informations correspondantes au descripteur lu. Chaque pipeline (PP1, PP2) est configuré pour activer à chaque trame de données d’images (F1, F2, F3, F4) la fonction (PV1, PV2, PV3, PV4) correspondant aux informations mémorisées. Référence : figure 2

公开(公告)号：FR3088124A1

公开(公告)日：2020-05-08

申请号：FR1860188

申请日：2018-11-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FERRAND OLIVIER

IPC: G06F1/04

Abstract: Le circuit intégré comporte un générateur de signaux de cadencements (620) configuré pour générer à l'extérieur d'un module électronique (ME) au moins un signal numérique de cadencement (LCK, TCK) émulant au moins un premier signal de synchronisation (HSYNC, VSYNC) interne au module et non-disponible à l'extérieur du module. Le circuit intégré comprend en outre un circuit d'élaboration de signaux déclencheurs (CI) pour une commande externe du module (ME).

公开(公告)号：FR3077893A1

公开(公告)日：2019-08-16

申请号：FR1851252

申请日：2018-02-14

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DAVIDESCU DRAGOS ,  FERRAND OLIVIER

IPC: G06F12/14 ,  G06F21/60

Abstract: L'invention concerne un système de contrôle d'accès à une mémoire (14) comprenant : au moins un premier circuit d'accès direct à la mémoire (20) ; et au moins un second circuit (22), chaque second circuit étant associé à un premier circuit et étant programmé pour restreindre la zone de la mémoire accessible audit premier circuit.

公开(公告)号：FR3093830A1

公开(公告)日：2020-09-18

申请号：FR1902455

申请日：2019-03-11

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SA

Inventor： FERRAND OLIVIER ,  OLSON DANIEL ,  BEN SAID ANIS ,  ARDICHVILI EMMANUEL

IPC: G06F13/366 ,  G06F13/42 ,  G06F21/85

Abstract: Le procédé de gestion d’accès à un bus (7a, 7b) partagé par des interfaces (5a, 5b), comprend un déclenchement, lorsque l’accès audit bus est accordé à une des interfaces (5a, 5b), d’un comptage ayant une durée minimale de comptage (DM1, DM2), etune libération de l’accès accordé à l’une des interfaces (5a, 5b)) et une création d’un point d’arbitrage (PA) à l’issue de la durée minimale (DM1, DM2) si au moins une demande d’accès audit bus (7a, 7b) émanant d’au moins une autre des interfaces (5a, 5b) est reçue pendant la durée minimale de comptage (DM1, DM2). Référence : figure 2

公开(公告)号：FR3077893B1

公开(公告)日：2020-09-11

申请号：FR1851252

申请日：2018-02-14

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DAVIDESCU DRAGOS ,  FERRAND OLIVIER

IPC: G06F12/14 ,  G06F21/60

Abstract: L'invention concerne un système de contrôle d'accès à une mémoire (14) comprenant : au moins un premier circuit d'accès direct à la mémoire (20) ; et au moins un second circuit (22), chaque second circuit étant associé à un premier circuit et étant programmé pour restreindre la zone de la mémoire accessible audit premier circuit.

公开(公告)号：FR3088125A1

公开(公告)日：2020-05-08

申请号：FR1860187

申请日：2018-11-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FERRAND OLIVIER

IPC: G06F11/30

Abstract: Le procédé de surveillance d'une tâche graphique (100) pour un module d'interface multimédia (IM) comprend une attente d'une réalisation de la tâche graphique (110), un chronométrage de l'attente (120) cadencé par un signal d'horloge (TTEV), et une génération (130) d'au moins un signal d'alerte (AR) si le chronométrage de l'attente a dépassé (140) une valeur de référence respective (150).

公开(公告)号：FR3093830B1

公开(公告)日：2021-03-12

申请号：FR1902455

申请日：2019-03-11

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SA

Inventor： FERRAND OLIVIER ,  OLSON DANIEL ,  BEN SAID ANIS ,  ARDICHVILI EMMANUEL

IPC: G06F13/366 ,  G06F13/42 ,  G06F21/85

Abstract: Le procédé de gestion d’accès à un bus (7a, 7b) partagé par des interfaces (5a, 5b), comprend un déclenchement, lorsque l’accès audit bus est accordé à une des interfaces (5a, 5b), d’un comptage ayant une durée minimale de comptage (DM1, DM2), etune libération de l’accès accordé à l’une des interfaces (5a, 5b)) et une création d’un point d’arbitrage (PA) à l’issue de la durée minimale (DM1, DM2) si au moins une demande d’accès audit bus (7a, 7b) émanant d’au moins une autre des interfaces (5a, 5b) est reçue pendant la durée minimale de comptage (DM1, DM2). Référence : figure 2

公开(公告)号：FR3061565B1

公开(公告)日：2019-04-26

申请号：FR1750058

申请日：2017-01-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DAVIDESCU DRAGOS ,  LENDRE SANDRINE ,  FERRAND OLIVIER

IPC: G06F1/32 ,  G06F15/167

Abstract: L'invention concerne un système comprenant : des premier (CPUO) et second (CPU1) processeurs, le second étant capable de traiter uniquement un sous-ensemble du jeu d'instructions traitable par le premier ; un circuit de gestion de puissance (2) adapté à sélectionner l'un ou l'autre des premier et second processeurs (CPUO, CPU1) et à le rendre actif ou le mettre en veille ; un premier périphérique (4) adapté à générer un signal d'interruption ; un commutateur (8) adapté à diriger le signal d'interruption soit vers le premier processeur, soit vers le second processeur, selon celui qui est sélectionné ; et une première mémoire (12) adaptée à stocker une routine d'interruption associée au signal d'interruption, le processeur actif étant adapté à exécuter cette routine d'interruption en réponse au signal d'interruption.

公开(公告)号：FR3061565A1

公开(公告)日：2018-07-06

申请号：FR1750058

申请日：2017-01-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DAVIDESCU DRAGOS ,  LENDRE SANDRINE ,  FERRAND OLIVIER

IPC: G06F1/32 ,  G06F15/167

Abstract: L'invention concerne un système comprenant : des premier (CPUO) et second (CPU1) processeurs, le second étant capable de traiter uniquement un sous-ensemble du jeu d'instructions traitable par le premier ; un circuit de gestion de puissance (2) adapté à sélectionner l'un ou l'autre des premier et second processeurs (CPUO, CPU1) et à le rendre actif ou le mettre en veille ; un premier périphérique (4) adapté à générer un signal d'interruption ; un commutateur (8) adapté à diriger le signal d'interruption soit vers le premier processeur, soit vers le second processeur, selon celui qui est sélectionné ; et une première mémoire (12) adaptée à stocker une routine d'interruption associée au signal d'interruption, le processeur actif étant adapté à exécuter cette routine d'interruption en réponse au signal d'interruption.