公开(公告)号：FR3080198A1

公开(公告)日：2019-10-18

申请号：FR1853304

申请日：2018-04-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： EL KHOURASSANI YASSINE ,  VALDENAIRE PATRICK ,  ARDICHVILI EMMANUEL

IPC: G06F15/173 ,  G06F12/02 ,  G06K19/073

Abstract: On affecte à chaque équipement source (ESi) un module de commande (MCMi) configuré pour affecter à chaque transaction, un port d'accès (PAi) d'un équipement cible en fonction d'un attribut affecté à différents secteurs de l'espace mémoire de l'équipement cible. Un circuit d'interconnexion route alors ladite transaction vers le port d'accès désigné.

公开(公告)号：FR3093830B1

公开(公告)日：2021-03-12

申请号：FR1902455

申请日：2019-03-11

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SA

Inventor： FERRAND OLIVIER ,  OLSON DANIEL ,  BEN SAID ANIS ,  ARDICHVILI EMMANUEL

IPC: G06F13/366 ,  G06F13/42 ,  G06F21/85

Abstract: Le procédé de gestion d’accès à un bus (7a, 7b) partagé par des interfaces (5a, 5b), comprend un déclenchement, lorsque l’accès audit bus est accordé à une des interfaces (5a, 5b), d’un comptage ayant une durée minimale de comptage (DM1, DM2), etune libération de l’accès accordé à l’une des interfaces (5a, 5b)) et une création d’un point d’arbitrage (PA) à l’issue de la durée minimale (DM1, DM2) si au moins une demande d’accès audit bus (7a, 7b) émanant d’au moins une autre des interfaces (5a, 5b) est reçue pendant la durée minimale de comptage (DM1, DM2). Référence : figure 2

公开(公告)号：DE102019132485A1

公开(公告)日：2020-06-04

申请号：DE102019132485

申请日：2019-11-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： ARDICHVILI EMMANUEL ,  LESTRINGAND LAURENT ,  VALDENAIRE PATRICK

IPC: G06F21/50 ,  G06F13/00

Abstract: Das System weist mindestens eine Vielzahl von Master-Vorrichtungen (Mi) auf, die jeweils eine Programmierschnittstelle (SMi) aufweisen, eine Vielzahl von Slave-Vorrichtungen (SMi, Si), die die Programmierschnittstellen beinhalten, eine Verbindungsschaltung (1), die zwischen dem Satz von Master-Vorrichtungen und den Slave-Vorrichtungen gekoppelt ist. Jeder Transaktion ist ein Attribut (ATTi) zugeordnet, das in der Lage ist, mindestens zwei Attributwerte anzunehmen, die mindestens zwei gewünschten Eigenschaften für die Master-Vorrichtung entsprechen. Jede Slave-Vorrichtung (SMi, Si) ist einem Identifikator (IDSMi, IDSi) zugeordnet, der in der Lage ist, mindestens zwei Werte anzunehmen, die jeweils mindestens zwei gewünschten Eigenschaften für die Slave-Vorrichtung entsprechen. Jede Master-Vorrichtung erbt automatisch die Eigenschaft seiner Programmierschnittstelle. Filtermittel (LGS1, LGCD, LGCM, LGS2 und LGS3) sind in Gegenwart einer für eine Slave-Vorrichtung bestimmten Transaktion so konfiguriert, dass sie den entsprechenden Attributwert mit dem Identifikatorwert dieser Slave-Vorrichtung vergleichen und die Transaktion abhängig vom Ergebnis des Vergleichs verweigern oder nicht.

公开(公告)号：FR3078439A1

公开(公告)日：2019-08-30

申请号：FR1851676

申请日：2018-02-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： EL KHOURASSANI YASSINE ,  VALDENAIRE PATRICK ,  ARDICHVILI EMMANUEL

IPC: H01L23/52 ,  H01L23/522 ,  H01L23/528

Abstract: Un circuit d'interconnexion (ICN) comporte plusieurs interfaces d'entrée (IEi) et plusieurs interfaces de sortie (ISj). Plusieurs équipements sources (ESi) sont respectivement couplés auxdites interfaces d'entrée. Un équipement cible (EC) a plusieurs ports d'accès (PAO, PA1) respectivement couplés auxdites interfaces de sortie. Chaque équipement source est configuré pour délivrer des transactions (Tl-Tp) à l'équipement cible (EC). Des moyens de commande programmables (MCM) sont aptes, une fois programmés, à délivrer au circuit d'interconnexion,, en présence de chaque transaction émanant d'un équipement source, un mot de commande (MCi) désignant un port d'accès affecté à cet équipement source. Le circuit d'interconnexion (ICN) est alors configuré pour router ladite transaction depuis l'interface d'entrée correspondante vers l'interface de sortie couplée à ce port d'accès et délivrer ladite transaction audit port d'accès, le contenu de chaque transaction délivrée à un port d'accès étant identique au contenu de la transaction correspondante délivrée par l'équipement source quel que soit le port d'accès sélectionné.

公开(公告)号：FR3089322B1

公开(公告)日：2020-12-18

申请号：FR1872038

申请日：2018-11-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： ARDICHVILI EMMANUEL ,  LESTRINGAND LAURENT ,  VALDENAIRE PATRICK

IPC: G06F21/70

Abstract: Le système comprend au moins plusieurs équipements maîtres (Mi) possédant chacun une interface de programmation (SMi), plusieurs équipements esclaves (SMi, Si) incluant lesdites interfaces de programmation, un circuit d’interconnexion (1) couplé entre les équipements maîtres et les équipements esclaves. Chaque transaction est affectée d’un attribut (ATTi) capable de prendre au moins deux valeurs d’attribut correspondant à au moins deux états souhaités pour l’équipement maître. Chaque équipement esclave (SMi, Si) est associé à un identifiant (IDSMi, IDSi) capable de prendre au moins deux valeurs correspondant respectivement à au moins deux propriétés souhaitées pour l’équipement esclave. Chaque équipement maître hérite automatiquement de la propriété de son interface de programmation. Des moyens de filtrage (LGS1, LGCD, LGCM, LGS2 et LGS3) sont configurés pour en présence d’une transaction destinée à un équipement esclave, comparer la valeur d’attribut correspondante avec la valeur de l’identifiant de cet équipement esclave et rejeter ou non la transaction en fonction du résultat de la comparaison. Figure pour l’abrégé: Fig. 1

公开(公告)号：FR3093830A1

公开(公告)日：2020-09-18

申请号：FR1902455

申请日：2019-03-11

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SA

Inventor： FERRAND OLIVIER ,  OLSON DANIEL ,  BEN SAID ANIS ,  ARDICHVILI EMMANUEL

IPC: G06F13/366 ,  G06F13/42 ,  G06F21/85

Abstract: Le procédé de gestion d’accès à un bus (7a, 7b) partagé par des interfaces (5a, 5b), comprend un déclenchement, lorsque l’accès audit bus est accordé à une des interfaces (5a, 5b), d’un comptage ayant une durée minimale de comptage (DM1, DM2), etune libération de l’accès accordé à l’une des interfaces (5a, 5b)) et une création d’un point d’arbitrage (PA) à l’issue de la durée minimale (DM1, DM2) si au moins une demande d’accès audit bus (7a, 7b) émanant d’au moins une autre des interfaces (5a, 5b) est reçue pendant la durée minimale de comptage (DM1, DM2). Référence : figure 2

公开(公告)号：FR3089322A1

公开(公告)日：2020-06-05

申请号：FR1872038

申请日：2018-11-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： ARDICHVILI EMMANUEL ,  LESTRINGAND LAURENT ,  VALDENAIRE PATRICK

IPC: G06F21/70

Abstract: Le système comprend au moins plusieurs équipements maîtres (Mi) possédant chacun une interface de programmation (SMi), plusieurs équipements esclaves (SMi, Si) incluant lesdites interfaces de programmation, un circuit d’interconnexion (1) couplé entre les équipements maîtres et les équipements esclaves. Chaque transaction est affectée d’un attribut (ATTi) capable de prendre au moins deux valeurs d’attribut correspondant à au moins deux états souhaités pour l’équipement maître. Chaque équipement esclave (SMi, Si) est associé à un identifiant (IDSMi, IDSi) capable de prendre au moins deux valeurs correspondant respectivement à au moins deux propriétés souhaitées pour l’équipement esclave. Chaque équipement maître hérite automatiquement de la propriété de son interface de programmation. Des moyens de filtrage (LGS1, LGCD, LGCM, LGS2 et LGS3) sont configurés pour en présence d’une transaction destinée à un équipement esclave, comparer la valeur d’attribut correspondante avec la valeur de l’identifiant de cet équipement esclave et rejeter ou non la transaction en fonction du résultat de la comparaison. Figure pour l’abrégé: Fig. 1

公开(公告)号：FR3084180A1

公开(公告)日：2020-01-24

申请号：FR1856583

申请日：2018-07-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： EL KHOURASSANI YASSINE ,  VALDENAIRE PATRICK ,  ARDICHVILI EMMANUEL

IPC: G06F13/42 ,  G06F13/28

Abstract: Système sur puce, comprenant un circuit d'interconnexion (ICN) comportant au moins p interfaces d'entrée (IEi) et au moins k interfaces de sortie (IS1-ISk), avec p supérieur à k, p équipements sources (ESi) respectivement couplés auxdites p interfaces d'entrée, k ports d'accès (PA1-PAk ) respectivement couplés auxdites N interfaces de sortie et appartenant à au moins un équipement cible (EC1), chaque équipement source étant configuré pour délivrer des transactions (T1-Tp) audit au moins un équipement cible (EC1) via l'un des ports d'accès, chaque port d'accès comportant un moyen de mémoire configuré pour stocker temporairement les transactions reçues par le port d'accès et délivrer un signal de remplissage (SGr) représentatif de son taux de remplissage courant, et un module de commande (DPS) configuré pour recevoir les signaux de remplissage courants des ports d'accès et sélectionner les ports d'accès éligibles pour recevoir une transaction en fonction du taux de remplissage courant de leur moyen de mémoire associé.