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公开(公告)号：KR1020010055958A
公开(公告)日：2001-07-04
申请号：KR1019990057298
申请日：1999-12-13
Applicant: 한국전자통신연구원
IPC: H04L12/00
CPC classification number: G06F15/17337
Abstract: PURPOSE: An apparatus and a method for interconnecting 3-link node and a parallel processing apparatus using the same are provided to obtain an expansion of free nodes using three fixed connection links and implement an easier node divide of 2n number(n>1). CONSTITUTION: Each node(401,402,403,404) includes three fixed connection links, and four nodes form a group(400). A node of the group is a center for connecting the remaining three nodes(402,403,404), and three links(405,408,411) of the center node(401) connect the remaining three nodes(402,403,404). The remaining three nodes(402,403,404) except for the center node(401) have three connection links(405-407,408-410,411-413), and one link(405,408,411) is connected with the center node(401), and remaining two connection links(406,407,409,410,412,413) of three nodes(402,403,404) are used as a connection link of the node group(400). One node group(400) provides two connection links in three nodes and has totally six connection links(406,407,409,410,412,413).
Abstract translation: 目的：提供一种用于互连3链路节点和使用其的并行处理装置的装置和方法，以使用三个固定连接链路来获得对空闲节点的扩展，并实现2n个（n> 1）更容易的节点分割。 构成：每个节点（401,402,403,404）包括三个固定连接链路，四个节点组成一个组（400）。 该组的节点是用于连接剩余的三个节点（402,403,404）的中心，并且中心节点（401）的三个链路（405,408,411）连接剩余的三个节点（402,403,404）。 除了中心节点（401）之外，剩余的三个节点（402,403,404）具有三个连接链路（405-407,408-410,411-413），一个链路（405,408,411）与中心节点（401）连接，剩下的两个连接链路 三个节点（402,403,404）的（406,407,409,410,412,413）被用作节点组（400）的连接链路。 一个节点组（400）在三个节点中提供两个连接链路，共有六个连接链路（406,407,409,410,412,413）。
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公开(公告)号：KR1020010008920A
公开(公告)日：2001-02-05
申请号：KR1019990027008
申请日：1999-07-06
Applicant: 한국전자통신연구원
IPC: H04L12/66
Abstract: PURPOSE: A device and a method for recognizing output port availability for interconnection network having asynchronous port are provided to reduce a packet transfer delay time by rapidly recognizing availability of an output port for an interconnection network. CONSTITUTION: An output port availability recognizer comprises a pass control module(230) which controls whether a READY signal is passed in the recognizer and is initialized by a RESET# signal. An AND gate(241) passes the READY signal when a PASS signal is '1' and blocks the READY signal when the PASS signal is '0'. The first flip-flop(242) latches and outputs an RDYP signal, and the second flip-flop(243) latches and outputs an RDYL signal. The third flip-flop(244) checks whether the READY signal transitions from 0 to 1. An AND gate(245) checks whether the READY signal transitions from 0 to 1. An availability detection module(250) detects availability of an output port with reference to VALID, RDYDL and LO2HI signals.
Abstract translation: 目的：提供用于识别具有异步端口的互连网络的输出端口可用性的装置和方法，以通过快速识别互连网络的输出端口的可用性来减少分组传输延迟时间。 构成：输出端口可用性识别器包括通过控制模块（230），该控制模块控制在识别器中是否通过READY信号并通过RESET＃信号进行初始化。 当PASS信号为“1”时，“与”门（241）通过READY信号，并且当PASS信号为“0”时阻塞READY信号。 第一触发器（242）锁存并输出RDYP信号，第二触发器（243）锁存并输出RDYL信号。 第二触发器（244）检查READY信号是否从0变为1.与门（245）检查READY信号是否从0变为1.可用性检测模块（250）检测输出端口的可用性， 参考VALID，RDYDL和LO2HI信号。
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公开(公告)号：KR100233852B1
公开(公告)日：1999-12-01
申请号：KR1019970012105
申请日：1997-04-02
Applicant: 한국전자통신연구원
IPC: H04L12/24
Abstract: 본 발명은 여러개의 노드가 패킷 상호 연결망을 통하여 연결된 병렬 컴퓨터 시스템에서 상호 연결망의 라우터 제어에 관한 것으로, 별도의 프로세서를 사용하지 않고 전송 과정을 하드웨어적으로 직접 제어하여 라우터에게 연결망 제어 벡터를 신속하고 효과적으로 전송할 수 있으며, 소프트웨어 프로그램에 의한 동적 제어가 가능하여 메시지 전송 경로의 차단이나 연결 등의 다양한 라우터 제어를 유연성 있게 지원할 수 있는 연결망 제어 벡터 송신 제어기 및 그 제어 방법이 제시된다.
본 발명에 따른 연결망 제어 벡터 송신 제어기는 메시지 송신 인터페이스 내부에서 지역 버스에 대한 데이터 전송을 제어하는 지역 버스 제어기와 연결되고, 연결망 제어 벡터를 패킷화하여 출력 포트에 송신하는 출력 포트 제어기와 연결되며, 연결망 제어 레지스터를 내장하고 있어 프로세서로부터 전송 의뢰된 연결망 제어 벡터를 출력 포트를 통하여 송신하는 과정을 제어한다.-
公开(公告)号：KR1019990024759A
公开(公告)日：1999-04-06
申请号：KR1019970046099
申请日：1997-09-08
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 여러 개의 노드가 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 각 노드에 존재하는 메시지 송신 인터페이스에서, 2 개의 송신 포트에 대한 4 개의 송신 제어기로부터의 사용 요구를 중재하는 포트 중재 장치 및 그 중재 방법에 관한 것이다.
포트 중재 장치는 4 개의 포트 선택기와 2 개의 포트 중재기를 포함하고 있는데, 포트 선택기는 송신 제어기로부터 포트 사용 요구가 들어오면 두 개의 포트중 하나를 선택하여 포트 중재기에게 알려주는 역할을 수행하며, 포트 중재기는 송신 제어기들로부터의 요구를 중재하여 하나의 송신 제어기에게 포트의 사용권을 부여하는 제어 동작을 수행한다.
본 발명은 각 노드에서 이중 상호연결망으로 연결된 두 개의 송신 포트에 대한 송신 제어기들로부터의 사용 요구를 효율적으로 중재하는 장치 및 방법을 제시한 것으로, 클럭 단위(clock-level)로 두 포트의 상태를 점검하여 신속하고 효과적으로 포트 중재를 수행함으로써 두 송신 포트의 이용률을 극대화할 수 있으며, 궁극적으로 이중 상호연결망의 이용률을 높이고 노드간 메시지 전송 시간을 줄이고 메시지 전송률(bandwidth)을 증대시키는 효과를 얻게 되어 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 전체 성능을 높이는데 기여한다.-
公开(公告)号：KR1019980047282A
公开(公告)日：1998-09-15
申请号：KR1019960065758
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 바운더리 스캔 입출력 신호 연결 제어장치에 관한 것으로, JTAG(Joint Test Action Group)가 제안하는 IEEE 1149.1 시험 구조 표준을 만족하는 바운더리 스캔(Boundary Scan) 기능이 내장된 칩들이 여러개 장착된 보드에서, 각 칩들의 바운더리 스캔 경로를 일렬로 연결할 때, 연결되는 순서와 연결 경로에의 포함 여부를 임의로 구성, 변경할 수 있도록 한 회로로 레지스터 화일과 AND/OR 조합회로를 사용하여 임의의 바운더리 스캔 경로를 설정할 수 있어 시험성, 편의성, 신뢰성 면에서 우수한 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR100146560B1
公开(公告)日：1998-08-17
申请号：KR1019950030293
申请日：1995-09-15
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: 본 발명은 공유버스의 분산중재를 위한 부호화 자기중재방법에 관한 것으로서, 종래기술에서 타임아웃 기법을 이용한 버스 중재방법은 모든 버스 요청기에서 연속적으로 버스를 요구하는 경우 또는 버스 요구가 매우 빈번하게 발생하는 경우에, 각 버스 요청기의 요구 대기 시간에 상관없이 버스 요청기의 번호가 높은 버스 요청기의 요구는 거의 타임아웃 간격으로 버스를 사용하는 현상이 발생하고, 버스 요청기의 번호가 낮은 버스 요청기의 요구는 거의 기다림이 없는 상태에서 버스의 사용권을 얻는 왜곡현상이 발생할 수 있는 문제점이 있었다.
본 발명에서는 이런 문제점을 해결하기 위해 공유버스에 대해 단 하나만의 버스 요구가 있을 경우 해당 버스 요청기는 즉시 버스의 사용권을 얻도록 하고, 두 개 이상의 버스 요구가 있을 경우 가장 긴 대기시간을 갖는 버스 요청기가 중재에서 승자가 되어 버스 사용권을 얻도록 하며, 또한 두 개 이상의 버스 요청기에서 동일한 대기 시간을 갖고 그 대기시간이 가장 긴 경우에는 버스 요청기의 번호가 낮은 요구부터 버스 사용권을 얻도록 함으로써 부호화 자기 중재에서의 기아현상을 제거하고 높은 공정성을 제공할 수가 있는 것이다.-
公开(公告)号：KR1019980037621A
公开(公告)日：1998-08-05
申请号：KR1019960056399
申请日：1996-11-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 메시지 전달 컴퓨터 시스템 및 패킷 상호 연결망에 관한 것으로, 송신 메시지에 대한 전송 응답의 처리를 효과적으로 수행하기 위해 메시지 송신 인터페이스에 전송 응답 처리 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답의 처리를 신속하게 수행할 수 있는 전송 처리 응답 처리 제어기 및 그 제어 방법이 제시된다.
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78.发明授权
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79.发明授权안정적인 버스 중재정보 구동을 위한 상태 할당방법(State assignment for stable drive of bus arbirtation information) 失效稳定总线仲裁信息的状态分配方法（稳定总线仲裁信息的状态分配）
公开(公告)号：KR1019970002399B1
公开(公告)日：1997-03-05
申请号：KR1019940012743
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: The processor interface circuit(2) offers the interface between processor(1) and multiprocessor interrupt demander(3). The interrupt bus interface(4) offers the interface between interrupt bus(5) and a multiprocessor interrupt demander(3), and it arbitrates the right of use for interrupt bus(5) by using the arbitration to receive from the multiprocessor interrupt demander(3).
Abstract translation: 处理器接口电路（2）提供处理器（1）和多处理器中断请求器（3）之间的接口。 中断总线接口（4）提供了中断总线（5）和多处理器中断请求器（3）之间的接口，并且通过使用仲裁从多处理器中断请求器接收来仲裁中断总线（5）的使用权（ 3）。
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80.发明公开
公开(公告)号：KR1019960001994A
公开(公告)日：1996-01-26
申请号：KR1019940012743
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 다중프로세서 컴퓨터시스템에서 프로세서간 인터럼트를 전송하는 기능을 다중프로세서 인터럽트 요청기에서 안정적인 버스중재 정보, 구동을 위한 상태할당 방법에 관한 것으로서, 프로세서간 인터럽트의 전송을 위하여 인터럽트, 버스의 사용권을 얻는 중재과정에서 인터럽트 버스중재 정보를 글리치(glitch)없이 안정적으로 구동하기 위하여 다섯 단계의 중재고정을 나타내는 각 상태 사이에서 천이가 일어 나는 전후 상태의 코드가 오직 한 비트만 다르게 상태를 할당하는 방법을 재공한다.
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