-
公开(公告)号：KR100923164B1
公开(公告)日：2009-10-23
申请号：KR1020070113572
申请日：2007-11-08
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 본 발명은 소프트웨어 및 하드웨어로 구현된 영상코덱의 통합 시뮬레이션 방법에 관한 것으로, 소프트웨어 코덱을 기반으로 하드웨어 코덱의 개발시에, 다양한 입력 영상에 대한 코덱 파라미터를 변경하면서 소프트웨어 코덱 및 하드웨어 코덱을 다양하게 조합하여 흐름도에 정의된 정형화된 방식에 따라 시뮬레이션하고 그 결과를 검증할 수 있는, 소프트웨어 및 하드웨어로 구현된 영상코덱의 통합 시뮬레이션 방법을 제공하고자 한다.
이를 위하여, 본 발명은 시뮬레이션 방법에 있어서, 시뮬레이션을 위한 전체작업을 흐름도의 수행순서에 따라 배치되는 단위작업으로 구분하고, 각 단위작업을 작업 간의 연결성을 가지고 수행되는 연결노드, 연결성을 갖지 않고 독립적으로 수행되는 독립노드, 하위 계층구조로 안내하는 하위노드로 정의하는 단계; 상기 하위노드를 상기 흐름도에 연계된 여러 단계의 계층구조를 갖는 하위 흐름도로 표현하고, 상기 하위 흐름도에 사용된 각 단위작업을 연결성, 독립성 및 계층성에 따라 다시 연결노드, 독립노드 및 하위노드로 정의하는 단계; 및 상기 정의된 노드들에 의해 형성된 작업 흐름을 따라 시뮬레이션을 수행하는 단계를 포함한다.
소프트웨어 코덱, 하드웨어 코덱, 통합 시뮬레이션, 연결작업, 독립작업, 하위흐름도-
公开(公告)号：KR100903130B1
公开(公告)日：2009-06-16
申请号：KR1020070102150
申请日：2007-10-10
Applicant: 한국전자통신연구원
Abstract: 본 발명은 메쉬(Mesh) 타입 온 칩 네트워크(On Chip Network)를 구성하는 스위치의 입력 버퍼 크기를 결정하는 구조 및 방법에 관한 것으로, 서로 다른 입력포트로 입력된 데이터 상호간 블록킹 여부, 블록킹 정도 및 출력포트 정보를 추출하는 아비터; 상기 데이터를 버퍼링하는 복수개의 버퍼; 상기 아비터의 블록킹 여부 및 블록킹 정도를 기초로 상기 버퍼 개수를 달리 분배하는 입력포트 버퍼 제어부; 상기 각 입력포트로 입력된 데이터를 상기 입력포트 버퍼 제어부에 의해 분배된 버퍼로 연결하는 입력포트 연결 제어부; 및 상기 아비터의 출력포트 정보를 기초로 상기 버퍼링된 데이터 중 동일한 출력포트의 데이터를 멀티플랙싱하는 복수개의 멀티플랙서;를 포함한다.
본 발명에 따른 메쉬 타입 온 칩 네트워크의 스위치 구조 및 스위칭 방법에 의하면 종래의 시뮬레이션 위주의 입력 버퍼 크기를 결정하는 것과는 달리 하드웨어적으로 입력 버퍼 크기를 결정하고 전송하는 패킷(packet)의 크기와 종류에 상관없이 능동적으로 입력 버퍼 크기를 결정할 수 있어 입력 버퍼 결정에 따른 시간의 낭비를 막을 수 있고, 하드웨어 자원량 낭비를 막을 수 있어 메쉬 타입 온 칩 네트워크 성능 향상을 위한 설계에 획기적인 도움이 될 수 있다.
메쉬 타입 온칩 네트워크, 패킷, 스위치-
公开(公告)号：KR100901691B1
公开(公告)日：2009-06-08
申请号：KR1020070125100
申请日：2007-12-04
Applicant: 한국전자통신연구원
CPC classification number: H04L49/15 , H04L12/44 , H04L12/46 , H04L49/109 , H04L49/30
Abstract: A mesh-star mixing on-chip network communications system and a communications method thereof for implementing the expandability of minimum delay time and optimizing the communication characteristic of SoC design are provided to compose a hierarchical communications structure by connecting mesh-star mixing on-chip. Star switches formulate star networks. The star switches switch packets of star IP cores according to a source routing mode. A plurality of mesh switches forms mesh network(20). Mesh IP cores are one by one connected to each mesh switch. Bridges connect star networks and mesh network. The mesh-star mixing on-chip network communications system optimizes the communication characteristic of system on chip design.
Abstract translation: 提供了网状星型混合片上网络通信系统及其通信方法，用于实现最小延迟时间的可扩展性和优化SoC设计的通信特性，以通过连接网状星形混合片上组成分层通信结构。 星形交换机配置星形网络。 星型交换机根据源路由模式切换星型IP核的数据包。 多个网格交换机形成网状网络（20）。 网状IP内核逐个连接到每个网格交换机。 桥梁连接星形网络和网状网络。 网状星形混合片上网络通信系统优化了片上系统设计的通信特性。
-
公开(公告)号：KR1020090036864A
公开(公告)日：2009-04-15
申请号：KR1020070102150
申请日：2007-10-10
Applicant: 한국전자통신연구원
CPC classification number: H04L49/109 , H04L49/9005
Abstract: A switch of a mesh type on-chip network and a switching method using the same are provided to prevent the waste of time cased by the determination of an input buffer by actively determining the size of the input buffer. An arbiter(410) extracts information related to whether or not blocking exists among the data inputted through different input ports, the blocking degree and an output port. Plural buffers(450) buffer the data, and an input port buffer controller(430) distributes the number of the buffer based on the information. An input port connection controller(440) connects the inputted data to the distributed buffers through each input port. Based on the output port information from the arbiter, plural multiplexers(420) multiplexes the data of same out port among the buffered data.
Abstract translation: 提供网状片上网络的切换和使用该切换方式的切换方法，以通过主动确定输入缓冲区的大小来防止输入缓冲器的确定浪费时间。 仲裁器（410）从通过不同输入端口输入的数据，阻塞度和输出端口中提取与是否存在阻塞有关的信息。 多个缓冲器（450）缓冲数据，并且输入端口缓冲器控制器（430）基于该信息分配缓冲器的数量。 输入端口连接控制器（440）通过每个输入端口将输入的数据连接到分布式缓冲器。 多个多路复用器（420）基于来自仲裁器的输出端口信息，多路复用缓冲数据中相同输出端口的数据。
-
公开(公告)号：KR100798302B1
公开(公告)日：2008-01-28
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: 본 발명은 하나 이상의 프로세서와 상기 프로세서에 의해서 제어되는 다양한 하드웨어 모듈을 포함하는 시스템 온칩의 통신 구조에 관한 것으로,
본 발명의 시스템 온칩은 상기 시스템 온칩에 포함된 하드웨어 모듈들의 동작을 제어하는 하나 이상의 프로세서와, 상기 하드웨어 모듈들 중 상기 프로세서의 제어를 받아서 동작하는 하나 이상의 슬레이브 모듈과, 상기 하드웨어 모듈들 중 상기 슬레이브 모듈을 제어하되, 상기 프로세서의 제어를 받지 않고 동작하는 하나 이상의 마스터 모듈과, 상기 프로세서와 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 버스와, 상기 마스터 모듈과 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 네트워크를 포함한다.
본 발명에 따른 시스템 온칩은 두 가지의 데이터 통신 경로를 복합적으로 갖도록 하여, 데이터 전송의 특성에 따라서 서로 다른 통신 경로를 사용하도록 함으로써 우수한 성능의 시스템 온칩을 설계할 수 있도록 하는 효과가 있다.
시스템 온칩, 프로세서, 온칩 버스, 온칩 네트워크-
Patent Agency Ranking
公开(公告)号：KR100750507B1
公开(公告)日：2007-08-20
申请号：KR1020060056210
申请日：2006-06-22
Applicant: 한국전자통신연구원
IPC: H04N19/557 , H04N19/176
Abstract: 본 발명은 H.264 권고안을 따르는 복호기 내에서 움직임 보상의 입력이 되는 기준 화면 영역 결정 방법에 관한 것으로,
본 발명의 기준 화면 영역 결정 방법은 압축된 동영상을 구성하는 매크로블록 파티션들에 대한 정보를 입력받는 단계와, 상기 매크로블록 파티션들의 기준 화면 번호의 동일 여부를 판단하는 단계와, 상기 기준 화면 번호가 동일한 매크로블록 파티션들의 기준 화면 영역들을 모두 포함하는 최소 넓이의 공통 기준 화면 영역을 특정하는 단계와, 상기 공통 기준 화면 영역의 넓이를 계산하는 단계와, 상기 매크로블록 파티션들의 각 기준 화면 영역들의 넓이의 합과 상기 공통 기준 화면 영역의 넓이를 비교하는 단계와, 상기 비교결과 좁은 면적을 갖는 기준 화면 영역을 선택하는 단계를 포함한다.
H.264 복호기, 움직임 보상, 매크로블록 파티션-
公开(公告)号：KR100725260B1
公开(公告)日：2007-06-07
申请号：KR1020060049205
申请日：2006-06-01
Applicant: 한국전자통신연구원
IPC: H04N5/44
Abstract: An interface apparatus for connecting a system board with a video decoder is provided to inspect the video decoder without deteriorating the performance of the system board by connecting the system board and the video decoder by using two clock signals having different operating frequencies. An interface apparatus(20) for connecting a system board(10) having a system processor to a video decoder(30) includes a first clock signal supply(22), a second clock signal supply(24), a global interface(100), an input image interface(200), and an output image interface(300). The first clock signal supply provides a first clock signal at an operating frequency identical to the operating frequency of the system board. The second clock signal supply provides a second clock signal at an operating frequency identical to the operating frequency of the video decoder. The global interface transmits a global signal for controlling the video decoder from the system board to the video decoder. The input image interface synchronizes an encoded video signal with the first clock signal provided by the first clock signal supply and transmits the synchronized video signal to the video decoder. The output image interface synchronizes a decoded video signal received from the video decoder with the second clock signal provided by the second clock signal supply, synchronizes the decoded video signal with the first clock signal, and transmits the synchronized video signal to the system board.
Abstract translation: 提供一种用于连接系统板和视频解码器的接口设备，通过使用具有不同工作频率的两个时钟信号连接系统板和视频解码器，检查视频解码器而不降低系统板的性能。 一种用于将具有系统处理器的系统板（10）连接到视频解码器（30）的接口装置（20），包括第一时钟信号源（22），第二时钟信号源（24），全局接口（100） ，输入图像接口（200）和输出图像接口（300）。 第一时钟信号电源以与系统板的工作频率相同的工作频率提供第一时钟信号。 第二时钟信号源以与视频解码器的工作频率相同的工作频率提供第二时钟信号。 全局接口将用于控制视频解码器的全局信号从系统板传输到视频解码器。 输入图像接口使编码的视频信号与由第一时钟信号源提供的第一时钟信号同步，并将同步的视频信号发送到视频解码器。 输出图像接口使从视频解码器接收的解码视频信号与由第二时钟信号源提供的第二时钟信号同步，使解码视频信号与第一时钟信号同步，并将同步视频信号发送到系统板。
-
公开(公告)号：KR100714073B1
公开(公告)日：2007-05-02
申请号：KR1020060040094
申请日：2006-05-03
Applicant: 한국전자통신연구원
Abstract: 본 발명은 SoC 설계에 있어서 온칩 네트워크를 구성하는 모듈들간의 통신량 및 통신 스케줄을 분석하여 각 통신 요구들 간의 경합이 없는 최적의 온칩 네트워크를 자동으로 생성하는 방법에 관한 것으로,
본 발명은 온칩 네트워크의 설계 사양을 코딩한 레퍼런스 코드를 수행하여 상기 온칩에 포함된 모듈 상호 간의 통신량 및 통신 요구 방향을 나타내는 트래픽 그래프로 출력하는 단계와, 상기 레퍼런스 코드 내에 있는 각 오퍼레이션을 상기 모듈 단위로 스케줄링하는 단계와, 상기 스케줄링 결과로부터 상기 각 모듈사이의 통신 경로간의 충돌 여부를 판단하여 충돌경로 리스트를 추출하는 단계와, 상기 트래픽 그래프와 상기 충돌 경로 리스트로부터 상기 통신 경로간에 충돌이 없고, 상기 통신량이 많은 모듈들을 인접 배치한 이진 트리를 생성하는 단계와, 상기 생성된 이진 트리의 중간 노드들을 병합하여 상기 이진 트리를 최적화하는 단계와, 상기 최적화된 이진 트리를 기반으로 온칩 네트워크를 생성하는 단계를 포함한다.
본 발명을 이용하여 온칩 네트워크를 자동 생성할 경우, 최소의 칩면적으로 최대의 성능을 갖는 각 설계에 특성화된 온칩 네트워크를 구현할 수 있다.
온칩 네트워크, 노드 병합, SoC, 온칩 네트워크 컴파일러Abstract translation: 本发明提供了一种片上系统设计来分析构成片上网络模块之间的通信量和通信调度，以自动生成最佳的片上网络的方法，有相应的通信请求之间没有竞争，
-
公开(公告)号：KR100626669B1
公开(公告)日：2006-09-25
申请号：KR1020030085062
申请日：2003-11-27
Applicant: 한국전자통신연구원
IPC: G06F11/22
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 펌웨어를 위한 하드웨어 스케쥴링 장치 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 파이프라인 구조로 동작하는 시스템 집적회로(IC)에 포함된 다양한 하드웨어가 주어진 전체 시스템의 동작 성능을 만족시키도록 동작시간을 제어하기 위한, 하드웨어 스케쥴링 장치 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 펌웨어를 위한 하드웨어 스케쥴링 방법에 있어서, 각 하드웨어 간의 동작 우선 순위에 대한 그래프를 생성하는 제 1 단계; 상기 하드웨어의 동작 싸이클을 에지에 적용하여 제약조건 그래프에 적용하는 제 2 단계; 상기 제약조건 그래프를 이용하여 파이프라인 수나 전체 시스템의 동작 싸이클을 고려하지 않고 상기 제약조건 그래프를 만족시키도록 초기 스케쥴링을 수행하는 제 3 단계; 및 상기 초기 스케쥴링을 수행한 결과를 바탕으로, 상기 전체 시스템의 동작 싸이클과 파이프라인 수를 고려하여 스케쥴링을 수정하여 최종 스케쥴을 생성하는 제 4 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 하드웨어 스케쥴링 시스템 등에 이용됨.
하드웨어, 스케쥴러, 파이프라인 수, 동작 우선순위, 싸이클-
公开(公告)号：KR100608113B1
公开(公告)日：2006-08-04
申请号：KR1020030097058
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G11B20/18
Abstract: 본 발명은 디지털 오디오 재생기에 관한 발명이다. 특히 에러 핸들러를 포함한 디지털 오디오 복호화기 및 디지털 오디오 재생기에 관한 발명이다.
본 발명은 입력 데이터 스트림의 프레임 동기를 검색하여 동기화된 제 1 데이터 스트림을 출력하는 동기화기, 상기 제 1 데이터 스트림에서 구문 검사를 수행한 후 제 2 데이터 스트림을 출력하는 구문 확인기, 상기 제 2 데이터 스트림에서 CRC 복호화를 수행한 후 제 3 데이터 스트림을 출력하는 CRC 복호화기, 상기 제 3 데이터 스트림에서 테이블 검색을 수행한 후 출력 데이터 스트림을 출력하는 테이블 확인기, 및 상기 구문 확인기, 상기 CRC 복호화기 및 상기 테이블 확인기에서 발생하는 에러의 발생 횟수 및 종류를 출력하는 에러 핸들러를 포함하는 디지털 오디오 복호화기를 제공한다. 또한 에러 핸들러를 포함하는 디지털 오디오 재생기를 제공한다.
본 발명은 에러를 검출하면 에러의 종류를 사용자에게 알릴 수 있고, 에러의 종류에 따라서 적절하게 대응할 수 있으므로 시스템의 안정성에 기여하게 된다는 장점이 있다.
에러 핸들러, 디지털 오디오 재생기, 디지털 오디오 복호화기.
-
-
-
-
-
-
-
-
-
Search Results
199
records
(took 0.028 seconds)
