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    DETECTOR DE RAFAGA DE ACCESO EN ELEMENTOS DE CORRELACION.
    72.
    发明专利
    DETECTOR DE RAFAGA DE ACCESO EN ELEMENTOS DE CORRELACION. 未知

    公开(公告)号：ES2294294T3

    公开(公告)日：2008-04-01

    申请号：ES03733853

    申请日：2003-04-11

    Applicant: INTERDIGITAL TECH CORP

    Inventor： KAEWELL JOHN DAVID JR ,  BERGHIUS TIMOTHY ,  MEYER JAN ,  BOHNHOFF PETER ,  REZNIK ALEXANDER ,  HEPLER EDWARD L

    IPC: H04B1/709 ,  H04B1/10 ,  H04B1/707 ,  H04B7/04 ,  H04B7/08 ,  H04B7/216 ,  H04B7/26 ,  H04L27/06 ,  H04Q7/30

    Abstract: Un método para configurar un detector de ráfagas de acceso para un Nodo-B/estación de base, comprendiendo el método las operaciones de: proporcionar un banco de elementos de correlación, teniendo el banco de elementos de correlación una pluralidad de elementos de correlación (361..360), siendo cada elemento de correlación capaz de seleccionar uno de una pluralidad de códigos de acceso y correlacionar ese código de acceso con una señal introducida, cada uno de la pluralidad de elementos de correlación recibir una versión retardada diferente del código seleccionado y el conjunto de elementos de correlación extenderse una extensión de retardo preasignada; caracterizado por las operaciones de: determinar un radio de celda para recibir servicio del Nodo-B/estación de base y una extensión de retardo asociada con el radio de celda; si la extensión de retardo del radio de celda es mayor que la extensión de retardo preasignada, asignar unos códigos de entre la pluralidad de códigos de acceso para ser versiones retardadas de otros de los códigos de acceso; si la extensión del retardo del radio de celda no es mayor que la extensión del retardo preasignada, no asignar unos códigos de entre la pluralidad de códigos de acceso para ser versiones retardadas de otros de los códigos de acceso; y detectar códigos de acceso usando el banco de elementos de correlación y la asignación de la pluralidad de códigos de acceso. 11

    METODO Y APARATO PARA LA OPERACION EFICAZ DE UN CANAL DEDICADO MEJORADO.
    73.
    发明专利
    METODO Y APARATO PARA LA OPERACION EFICAZ DE UN CANAL DEDICADO MEJORADO. 未知

    公开(公告)号：MX2007016110A

    公开(公告)日：2008-03-13

    申请号：MX2007016110

    申请日：2006-06-20

    Applicant: INTERDIGITAL TECH CORP

    Inventor： TERRY STEPHEN E ,  ZHANG GUODONG ,  REZNIK ALEXANDER ,  HEPLER EDWARD L ,  RACHA RENUKA ,  WANG PETER SHAOMIN ,  GAZDA ROBERT ,  PAN KYLE JUNG-LIN ,  SMITH HARRY SETH

    IPC: H04Q7/00

    Abstract: Se describe un metodo y aparato para la operacion eficaz de un canal dedicado mejorado (E-DCH). Un procesamiento de capa fisica incluye el calculo de diversos parametros de control seguido por el procesamiento real de los datos que se van a transmitir. De acuerdo con la presente invencion, el calculo de los parametros de control se realiza de manera asincronica a partir de la operacion de datos asociados. Una capa de control de acceso de medio (MAC) proporciona informacion necesaria para el calculo de los parametros de control a la capa fisica tan temprano como se pueda, mientras que los datos son procesados en paralelo. Los datos suministrados incluyen un perfil de solicitud de repeticion automatica hibrida (H-ARQ), un tamano de bloque de transporte, desviacion de potencia o similar. Al enviar estos datos a la capa fisica antes de que se complete el procesamiento MAC-e, se puede relajar de manera significativa la limitacion de latencia.

    Data-mover controller with plural registers for supporting ciphering operations
    76.
    发明专利
    Data-mover controller with plural registers for supporting ciphering operations 未知

    公开(公告)号：AU2005332284A1

    公开(公告)日：2007-01-11

    申请号：AU2005332284

    申请日：2005-05-06

    Applicant: INTERDIGITAL TECH CORP

    Inventor： GAZDA ROBERT G ,  HEPLER EDWARD L

    IPC: H04L9/00 ,  G06F21/00 ,  H04L29/06

    Abstract: A data processing system ciphers and transfers data between a first memory unit and a second memory unit, such as, for example, between a share memory architecture (SMA) static random access memory (SRAM) and a double data rate (DDR) synchronous dynamic random access memory (SDRAM). The system includes a ciphering engine and a data-mover controller. The data-mover controller includes at least one register having a field that specifies whether or not the transferred data should be ciphered. If the field specifies that the transferred data should be ciphered, the field also specifies the type of ciphering that is to be performed, such as a third generation partnership project (3GPP) standardized confidentially cipher algorithm “f8” or integrity cipher algorithm “f9”.

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