公开(公告)号：KR100165423B1

公开(公告)日：1998-12-15

申请号：KR1019950021945

申请日：1995-07-24

Applicant: 삼성전자주식회사

Inventor： 이수철 ,  신헌종

IPC: H01L27/08

CPC classification number: H01L21/768 ,  H01L21/76838 ,  H01L21/76888 ,  H01L23/485 ,  H01L23/53271 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 콘택저항의 증가를 억제하면서 서로 다른 형(type)의 불순물영역을 연결할 수 있는 반도체장치의 접속구조(interconnect) 및 그 제조방법에 관하여 개시한다. 본 발명은 반도체기판 상의 제1부위에 형성된 제1 불순물 확산영역과, 반도체기판 상의 제2 부위에 형성된 제2 불순물 확산영역과, 상기 반도체 기판상에 상기 제1 불순물 확산영역과 제2 불순물 확산영역을 노출하는 콘택홀을 갖는 층간절연막과, 상기 층간절연막 상에 형성되는 제1 불순물 확산영역 및 제2 불순물 확산영역 상에는 각각 상기 제1 불순물 확산영역 및 제2 불순물 확산영역에 포함된 불순물과 동일한 불순물을 포함하는 제2 도전막을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다. 본 발명에 의하면, 폴리사이드막으로 서로 다른 확산영역을 전기적으로 연결하는데 있어서, n
+ 확산영역과 p
+ 확산영역이 노출되는 콘택홀의 내측벽과 n
+ 확산영역과 p
+ 확산영역의 표면에만 폴리실리콘막이 형성되고 나머지 배선영역에는 폴리사이드막으로 형성함으로써 콘택저항이 증가되는 것을 방지할 수있다.

公开(公告)号：KR100165406B1

公开(公告)日：1998-12-15

申请号：KR1019950017598

申请日：1995-06-26

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L27/11

Abstract: 본 발명은 에스 렘 셀에 관한 것으로서, 엑세스 트랜지스터의 채널길이가 그 게이트전극과 수직한 부분과 수평한 부분으로 형성된 에스 렘 셀에 관해 개시한다. 본 발명의 에스 렘 셀은 두 개의 풀 다운 트랜지스터와 두 개의 엑세스 트랜지스터 및 두 개의 로드저항으로 구성되는 에스 렘 셀에 있어서, 상기 엑세스 트랜지스터의 게이트전극과 상기 풀다운 트랜지스터의 게이트전극을 연결하는 채널길이는 상기 엑세스 트랜지스터의 게이트전극과 수직한 부분과 평행한 부분으로 형성된다.
본 발명에 의하면, 엑세스 트랜지스터의 게이트전극의 채널길이에 따른 누설전류를 감소시킬 수 있고, 셀 면적을 감소시켜 메모리 셀의 고접적화를 이룰 수 있다.

公开(公告)号：KR1019980077034A

公开(公告)日：1998-11-16

申请号：KR1019970013998

申请日：1997-04-16

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  박용 ,  김한수

IPC: H01L21/335

Abstract: 본 발명은 반도체 소자의 특성변화에 영향을 미치지 않으면서도 살리사이데이션 공정을 수행할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 반도체 장치의 모오스 트랜지스터의 제조방법은 반도체 기판의 표면에 인접한 활성영역들을 형성하는 과정과; 상기 활성영역들사이에 개재되는 채널영역상에 게이트 절연막과 게이트전극을 순차적으로 형성하는 과정과; 상기 게이트전극상에 절연물질로 이루어진 게이트 산화 방지막을 형성하는 과정과; 상기 결과물상에 산화공정을 수행하여 상기 게이트전극의 측벽과 상기 반도체 기판의 표면상에 옥사이드층을 도포하는 과정과; 상기 옥사이드층을 열 성장시켜 상기 게이트전극의 측벽에 버즈빅을 형성하는 과정과; 상기 활성영역들과 상기 게이트전극을 전기적으로 절연시키기 위하여, 상기 결과물상에 절연물질을 도포하는 과정과; 상기 결과물을 상기 게이트전극이 드러날때까지 식각하여, 상기 게이트전극의 측벽에 스페이서를 형성하는 과정과; 상기 도전물질을 도포한후 열처리하여 상기 각 활성영역들과 상기 게이트전극상에 메탈 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 한다.

公开(公告)号：KR100150993B1

公开(公告)日：1998-10-01

申请号：KR1019940023726

申请日：1994-09-16

Applicant: 삼성전자주식회사

Inventor： 박용 ,  신헌종

IPC: H01L27/11

Abstract: 신규한 박막 트랜지스터 제조방법 및 그 구조가 개시되어 있다. 반도체기판 상에 제1 도전형의 불순물로 도우핑된, 박막 트랜지스터의 게이트용 제1 도전층을 형성한 후, 한 셀의 게이트가 인접 셀의 게이트와 연결되도록 제1 도전층을 패터닝하여 게이트용 제1도전층 패턴을 형성한다. 결과물 상에 게이트절연막, 제2 도전층 및 제1 절연막을 차례로 형성한다. 제1 절연막 및 제2도전층을 패터닝하여 제1 절연막 패턴 및 박막 트랜지스터의 채널을 형성한 후, 결과물 전면에 제2 절연막을 형성한다. 리소그라피 공정으로, 게이트용 제1 도전층 패턴의 박막 트랜지스터의 게이트가 서로 격리되어야 할 영역과 상기 채널 및 상기 제1절연막 패턴의 대향하는 엣지를 덮는 상기 제2절연막의 일부를 노출시키는 포토레지스트 패턴을 형성한다. 노출되는 제2 절연막을 에치백하여 제1 절연막 패턴 및 채널의 측벽에 체2절연막으로 이루어진 스페이서를 형성한다. 스페이서를 식각마스크로 사용하여 게이트용 제1 도전층 패턴을 식각하여 분리함으로써, 상호 격리된 박막 트랜지스터의 게이트를 형성한다. 박막 트랜지스터의 채널과 게이트가 셀프-얼라인되어 우수한 동작특성을 갖는 고집적 SRAM 셀을 구현할 수 있다.

公开(公告)号：KR100120542B1

公开(公告)日：1997-10-27

申请号：KR1019930018130

申请日：1993-09-09

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L27/11

Abstract: A semiconductor device and method thereof having small physical structure is provided to improve the electrical properties. The semiconductor device comprises: a first insulator(2) having U-shaped groove formed on a semiconductor substrate(1); a first conductive layer(3) used as a gate electrode formed on the U-shaped groove; a second insulator(4) used as a gate insulator formed on the first conductive layer(3); a second conductive layer(5) of T-shaped structure filled with the U-shaped groove; a channel region formed in the second conductive layer(5); and a source/drain regions formed at both sides of the channel region. Thereby, it is possible to reduce leakage current of transistor and achieve high ON current by increasing channel width.

Abstract translation: 提供具有小物理结构的半导体器件及其方法以改善电性能。 半导体器件包括：在半导体衬底（1）上形成有U形沟的第一绝缘体（2）; 用作形成在U形槽上的栅电极的第一导电层（3） 用作形成在第一导电层（3）上的栅极绝缘体的第二绝缘体（4）; 一个填充有U形槽的T形结构的第二导电层（5）; 形成在所述第二导电层（5）中的沟道区域; 以及形成在沟道区域的两侧的源极/漏极区域。 由此，可以减小晶体管的漏电流，通过增加沟道宽度来实现高导通电流。

公开(公告)号：KR1019960011819B1

公开(公告)日：1996-08-30

申请号：KR1019920020680

申请日：1992-11-05

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L27/10

Abstract: The method of manufacturing semiconductor device comprises the steps of : forming an epilayer(23) used as a power suppling part(23c) and as a load resistance(23b); etching the epilayer used as the load resistance(23b) thin; and increasing the conductivity by injecting impurities into the rest of the epilayer(23).

Abstract translation: 制造半导体器件的方法包括以下步骤：形成用作供电部件（23c）的外延层（23）和负载电阻（23b）; 蚀刻用作负载电阻（23b）的外延层薄; 并通过将杂质注入外延层（23）的其余部分来提高导电性。

公开(公告)号：KR100100934B1

公开(公告)日：1996-06-20

申请号：KR1019920004176

申请日：1992-03-13

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  심명섭 ,  홍석우

IPC: H01L21/335

公开(公告)号：KR1019960012517A

公开(公告)日：1996-04-20

申请号：KR1019940024769

申请日：1994-09-29

Applicant: 삼성전자주식회사

Inventor： 장성남 ,  신헌종

IPC: H01L29/786 ,  H01L27/12

公开(公告)号：KR100097164B1

公开(公告)日：1996-03-19

申请号：KR1019920010734

申请日：1992-06-19

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/28

公开(公告)号：KR1019950034527A

公开(公告)日：1995-12-28

申请号：KR1019940011428

申请日：1994-05-25

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/28

Abstract: 반도체소자의 콘택 형성방법이 개시되어 있다. 반도체 기판 상에 도전막 및 식각방지막으로 구성되는 게이트전극 패턴을 형성하고, 제2콘택이 형성될 부분을 제외한 부분의 식각방지막을 제거한 다음, 게이트 전극 패턴의 측벽에 제1스페이서를 형성한다. 이어서, 절연막을 증착하고 이를 패터닝하여 상기 제1도전막의 일부 및 반도체 기판을 노출시키는 제1콘택 홀과 상기 식각방지막의 일부 및 반도체 기판을 노출시키는 제2콘택 홀을 형성하며, 제1 및 제2콘택 홀 내에 제2스페이서를 형성하고, 제1콘택 및 제2콘택을 형성한다. 본 발명에 의하면 한번의 사진식각공정으로 상이한 두 콘택을 형성함으로써, 콘택호염을 방지하고 콘택 사이즈를 증가시켜 결과적으로, 콘택저항을 감소한다.