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公开(公告)号：KR100746223B1
公开(公告)日：2007-08-03
申请号：KR1020050084254
申请日：2005-09-09
Applicant: 삼성전자주식회사
IPC: H01L21/76 , H01L21/205
CPC classification number: H01L21/76229 , H01L21/76232
Abstract: 반도체소자의 트렌치 소자분리 방법들을 제공한다. 이 방법들은 반도체기판의 소정영역들에 제 1 트렌치 및 제 2 트렌치를 형성한다. 상기 제 2 트렌치는 상기 제 1 트렌치보다 큰 폭을 갖도록 형성한다. 제 1 고밀도플라스마 화학기상증착기술(first high density plasma chemical vapor deposition)을 이용하여 상기 제 1 트렌치의 상부측벽에 제 1 두께 및 상기 제 2 트렌치의 상부측벽에 제 2 두께를 갖는 하부소자분리막을 형성한다. 여기서, 상기 제 2 두께는 상기 제 1 두께보다 두껍게 형성한다. 상기 하부소자분리막을 갖는 반도체기판 상에 제 2 고밀도플라스마 화학기상증착기술(second high density plasma chemical vapor deposition)을 이용하여 상부소자분리막을 형성한다. 트렌치 소자분리 구조체 또한 제공된다.
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公开(公告)号：KR1020070029851A
公开(公告)日：2007-03-15
申请号：KR1020050084254
申请日：2005-09-09
Applicant: 삼성전자주식회사
IPC: H01L21/76 , H01L21/205
CPC classification number: H01L21/76229 , H01L21/76232
Abstract: A method for isolating a trench in a semiconductor device is provided to fill completely a variety of trenches regardless of a high aspect ratio by restraining the generation of a plasma damage at sidewalls of a second trench using a lower isolation layer with a second thickness. A first trench(57) and a second trench(58) with a larger width than that of the first trench are formed on a semiconductor substrate(51). A first lower isolation layer with a first thickness and a second lower isolation layer(67) with a second thickness are formed within the first and the second trenches by using a first high density plasma chemical vapor deposition. The second thickness is larger than the first thickness. An upper isolation layer(69) is formed on the lower isolation layer by using a second high density plasma chemical vapor deposition.
Abstract translation: 提供了用于隔离半导体器件中的沟槽的方法，通过使用具有第二厚度的下隔离层来抑制在第二沟槽的侧壁处产生等离子体损伤，而不管高宽比如何，以充满各种沟槽。 在半导体衬底（51）上形成宽度大于第一沟槽宽度的第一沟槽（57）和第二沟槽（58）。 通过使用第一高密度等离子体化学气相沉积，在第一和第二沟槽内形成具有第一厚度的第一下隔离层和具有第二厚度的第二下隔离层（67）。 第二厚度大于第一厚度。 通过使用第二高密度等离子体化学气相沉积在下隔离层上形成上隔离层（69）。
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公开(公告)号：KR1020070018281A
公开(公告)日：2007-02-14
申请号：KR1020050072792
申请日：2005-08-09
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76224 , C23C16/045 , H01L21/02164 , H01L21/02274 , H01L21/02304 , H01L21/31608 , H01L21/31612
Abstract: 갭 충전 특성이 우수하면서 결함이 발생하지 않는 반도체 소자의 트렌치 소자 분리 방법이 제공된다. 트렌치 소자 분리 방법은 트렌치가 형성된 기판을 고밀도 플라즈마(HDP) 화학기상증착 장치에 로딩하는 단계, 기판을 제1 히트 업하는 단계, 장치에 제1 바이어스 파워를 인가하여 트렌치의 내벽과 바닥에 HDP 산화막 라이너를 형성하는 단계, 제1 바이어스 파워를 오프하고 기판을 제2 히트 업하는 단계, 제1 바이어스 파워보다 큰 제2 바이어스 파워를 인가하여 트렌치 내부 갭을 충전하는 HDP 산화막을 형성하는 단계, 및 기판을 장치로부터 언로딩하는 단계를 포함한다.
트렌치 소자 분리, 버블 결함, 라이너 분리Abstract translation: 提供一种间隙填充特性优异并且不会引起缺陷的半导体器件的沟槽器件隔离方法。 沟槽隔离方法包括以下步骤：将沟槽形成的衬底装载到高密度等离子体（HDP）化学气相沉积设备中，首先加热衬底，向设备施加第一偏压功率， 形成衬垫，关闭第一偏压功率并执行衬底的第二次击打，施加大于第一偏压功率的第二偏压功率以形成填充沟槽内部间隙的HDP氧化物膜， 并从设备中卸载设备。
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公开(公告)号：KR100678481B1
公开(公告)日：2007-02-02
申请号：KR1020050097166
申请日：2005-10-14
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: A trench isolation method of a semiconductor device is provided to improve an aspect ration of the trench by completely removing an oxide layer from a sidewall of the trench by repeatedly wet-etching a trench isolation layer. A plurality of trenches(56) are formed on a semiconductor substrate(51). A lower isolation layer(61) covers the bottom and sidewalls of each trench by performing a first high-density plasma chemical vapor deposition on the resultant structure. An upper isolation layer(63) is formed on the lower isolation layer by performing a second high-density plasma chemical vapor deposition on the resultant structure. The lower and upper isolation layers have different wet etch selectivity rates. A first isolation pattern is formed by performing selectively a wet etching process on the lower and upper isolation layers.
Abstract translation: 提供一种半导体器件的沟槽隔离方法，通过反复湿法刻蚀沟槽隔离层，从沟槽的侧壁完全去除氧化层，从而改善沟槽的纵横比。 多个沟槽（56）形成在半导体衬底（51）上。 通过在所得结构上执行第一高密度等离子体化学气相沉积，下隔离层（61）覆盖每个沟槽的底部和侧壁。 通过在所得结构上执行第二高密度等离子体化学气相沉积，在下隔离层上形成上绝缘层（63）。 下隔离层和上隔离层具有不同的湿法刻蚀选择率。 通过在下隔离层和上隔离层上选择性地执行湿法刻蚀工艺来形成第一隔离图案。
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公开(公告)号：KR100654351B1
公开(公告)日：2006-12-08
申请号：KR1020050042631
申请日：2005-05-20
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 전기적 특성이 향상된 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 반도체 기판 상에 하부 전극, 절연막을 순차적으로 형성하는 단계, 절연막 중 커패시터 형성 영역을 하부 전극이 노출되지 않도록 건식 식각하는 단계, 건식 식각된 절연막을 하부 전극을 노출시키도록 습식 식각하여, 층간 절연막을 완성하는 단계, 커패시터 형성 영역 상에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성하는 단계를 포함한다.
커패시터, 건식 에칭, 습식 에칭, 플라즈마, 이온 주입-
Patent Agency Ranking
公开(公告)号：KR100642635B1
公开(公告)日：2006-11-10
申请号：KR1020040052414
申请日：2004-07-06
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/65 , H01L21/31641 , H01L21/31645 , H01L21/31691 , H01L27/0805 , H01L28/56
Abstract: 하이브리드 유전체막을 갖는 반도체 집적회로 소자들 및 그 제조방법들이 제공된다. 상기 하이브리드 유전체막은 차례로 적층된 하부 유전체막, 중간 유전체막 및 상부 유전체막을 구비한다(includes). 상기 하부 유전체막은 하프니움(Hf) 또는 지르코니움(Zr)을 함유한다. 상기 상부 유전체막 또한 하프니움(Hf) 또는 지르코니움(Zr)을 함유한다. 상기 중간 유전체막은 상기 하부 유전체막보다 더 낮은 전압 의존 정전용량 변화량(voltage dependent capacitance variation)을 보이는 물질막이다.
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公开(公告)号：KR100607178B1
公开(公告)日：2006-08-01
申请号：KR1020040002761
申请日：2004-01-14
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L21/02172 , H01G4/10 , H01G4/20 , H01L21/022 , H01L21/02271 , H01L21/02274 , H01L21/0228 , H01L21/3141 , H01L21/31645 , H01L27/0805 , H01L28/56 , H01L28/65
Abstract: 상부전극과 하부전극 사이에 불균일하게 분포된 결정영역을 갖는 유전막을 구비하는 캐패시터 및 그 제조 방법을 제공한다. 상기 유전막은 하부영역, 상기 하부영역 보다 상대적으로 결정영역이 적은 중간영역 및 상기 중간영역보다 결정영역이 많은 상부영역을 포함한다.
캐패시터, 결정영역, 누설전류, 브레이크다운 전압-
公开(公告)号：KR1020060084988A
公开(公告)日：2006-07-26
申请号：KR1020050005853
申请日：2005-01-21
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L21/324
Abstract: 커패시터의 상부 전극을 형성한 후 커패시터의 누설 전류 특성 및 유전 특성을 향상시키기 위한 열처리시 RuO
2 의 이상 성장을 억제하기 위하여 산소 분위기 하에서의 열처리 전에 진공 분위기 또는 불활성 가스 분위기 하에서 열처리하는 반도체 소자의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 커패시터 상부 전극을 형성한 후, 먼저 가스가 공급되지 않는 진공 분위기 또는 불활성 가스 만으로 이루어지는 분위기 하에서 상기 상부 전극이 노출된 결과물을 제1 열처리한다. 그 후, 산소를 포함하는 분위기 하에서 상기 제1 열처리된 결과물을 제2 열처리한다.
커패시터, Ru, 상부 전극, 2 단계 열처리, 누설 전류-
公开(公告)号：KR1020060055300A
公开(公告)日：2006-05-23
申请号：KR1020050042631
申请日：2005-05-20
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L28/40 , H01L21/31111 , H01L21/31116 , H01L21/32134
Abstract: 전기적 특성이 향상된 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 반도체 기판 상에 하부 전극, 절연막을 순차적으로 형성하는 단계, 절연막 중 커패시터 형성 영역을 하부 전극이 노출되지 않도록 건식 식각하는 단계, 건식 식각된 절연막을 하부 전극을 노출시키도록 습식 식각하여, 층간 절연막을 완성하는 단계, 커패시터 형성 영역 상에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성하는 단계를 포함한다.
커패시터, 건식 에칭, 습식 에칭, 플라즈마, 이온 주입Abstract translation: 提供了一种制造具有改善的电特性的半导体器件的方法。 一种制造半导体器件的方法包括：在半导体衬底上顺序形成下电极和绝缘膜;干法蚀刻绝缘膜的电容器形成区域，使得下电极不露出; 蚀刻绝缘膜以完成层间绝缘膜，并且在电容器形成区域上顺序地形成电介质膜和上电极以完成电容器。
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公开(公告)号：KR1020060032923A
公开(公告)日：2006-04-18
申请号：KR1020040081940
申请日：2004-10-13
Applicant: 삼성전자주식회사
CPC classification number: C23C16/45529 , C23C16/405 , C23C16/45542
Abstract: 원자층증착법을 이용한 박막 형성방법들을 제공한다. 이 방법들은 원자층증착 장치의 반응기 내에 기판을 로딩하고, 상기 반응기에 제 1 원자를 함유하는 제 1 원료 가스를 주입하여 상기 기판 상에 상기 제 1 원자를 함유하는 화학흡착층을 형성하는 것을 구비한다. 상기 반응기에 제 1 플라즈마 전원을 인가하고 제 1 반응 가스를 주입하여 상기 제 1 원자를 함유하는 화학흡착층과 반응시키어 제 1 박막을 형성한다. 상기 반응기에 제 2 원자를 함유하는 제 2 원료 가스를 주입하여 상기 제 1 박막을 갖는 기판 상에 상기 제 2 원자를 함유하는 화학흡착층을 형성한다. 상기 반응기에 상기 제 1 플라즈마 전원 보다 높은 제 2 플라즈마 전원을 인가하고 제 2 반응 가스를 주입하여 상기 제 2 원자를 함유하는 화학흡착층과 반응시키어 제 2 박막을 형성한다. 상기 제 1 플라즈마 전원은 0W 보다 같거나 크고 500W 보다 작은 범위에서 선택된 값일 수 있으며, 상기 제 2 플라즈마 전원은 상기 제 1 플라즈마 전원 보다 크고 2000W 보다 작은 범위에서 선택된 값일 수 있다. 상기 제 2 박막의 두께는 상기 제 1 박막의 두께 보다 같거나 두껍게 형성할 수 있다.
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