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公开(公告)号：KR100690910B1
公开(公告)日：2007-03-09
申请号：KR1020050050528
申请日：2005-06-13
Applicant: 삼성전자주식회사
IPC: H01L21/24
CPC classification number: H01L21/28518 , H01L21/324 , H01L29/665 , H01L29/6659 , H01L29/7833
Abstract: 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법을 제공한다. 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 단계, 상기 기판상에 금속막을 형성하는 단계 및 상기 금속막을 제 1 열처리하고, 상기 제 1 열처리 된 금속막을 인 시츄 방법으로 상기 제 1 열처리 온도보다 낮은 온도로 제 2 열처리하여 금속 실리사이드막을 형성하는 단계를 포함한다.
샐리사이드, 니켈, 실리사이드, 결함-
公开(公告)号：KR1020070015811A
公开(公告)日：2007-02-06
申请号：KR1020050070410
申请日：2005-08-01
Applicant: 삼성전자주식회사
Inventor： 김현수
IPC: G10L25/93
CPC classification number: G10L25/93
Abstract: 본 발명은 음성 신호에서 유/무성음 분리 정보 추출의 정확성을 향상시킬 수 있도록 하는 기능을 구현한다. 이를 위해 본 발명에서는 하모닉(harmonic)과 비하모닉(non-harmonic)(또는 residual)의 성분 비율 분석을 이용하여 유/무성음의 분리 정보를 추출한다. 구체적으로, 하모닉 성분 분석에 근거하여 얻어지는 특징(feature) 추출법인 하모닉 성분과 나머지 성분의 에너지 비율(Harmonic to Residual Ratio: HRR), 하모닉 성분과 잡음 성분의 에너지 비율(Harmonic to Noise Ratio: HNR), 서브 대역 하모닉 성분과 잡음 성분의 에너지 비율(Sub-band Harmonic to Noise Ratio: SB-HNR)을 통해 유/무성음을 정확하게 분리할 수 있게 된다. 이와 같은 과정을 통해 유/무성음 분리 정보를 얻음으로써, 이를 음성 코딩, 인식, 합성, 강화 수행 시의 모든 음성 신호 시스템에서 이용할 수 있게 된다.
유성음, 무성음, 하모닉-
公开(公告)号：KR100678128B1
公开(公告)日：2007-02-02
申请号：KR1020040066089
申请日：2004-08-20
Applicant: 삼성전자주식회사
IPC: H04L12/28
CPC classification number: H04J14/0282 , H04J14/0226 , H04J14/0246 , H04J14/025
Abstract: 본 발명에 따른 양방향 통신을 위해서 하향 광신호와 상향 광신호를 이용한 수동형 광 가입자 망은 상기 하향 및 상향 광신호들은 동일 파장 대역의 서로 다른 편광 성분을 사용한다.
수동형 광 가입자 망, 편광, 파장 잠김-
公开(公告)号：KR100667317B1
公开(公告)日：2007-01-12
申请号：KR1020050043735
申请日：2005-05-24
Applicant: 삼성전자주식회사
IPC: G03G15/01
CPC classification number: G03G15/0178 , G03G2215/0119 , G03G2215/0158
Abstract: 순차적으로 배치되는 복수의 상담지체와; 복수의 상담지체 각각에 접촉주행되는 중간 전사매체와; 중간 전사매체를 주행구동시키는 복수의 지지롤러;를 포함하며, 복수의 상담지체 중에서 적어도 두 개의 회전중심 간의 간격이 상기 어느 한 지지롤러의 원주 길이의 양의 정수 배인 것을 특징으로 하는 화상형성장치가 개시된다.
상담지체, 구동롤러, 벨트, 반경변위, 화상 에러, 에러 중첩-
公开(公告)号：KR100634165B1
公开(公告)日：2006-10-16
申请号：KR1020030039226
申请日：2003-06-17
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: G11C7/18 , G11C7/06 , G11C11/4091 , G11C11/4097
Abstract: 여기에 개시되는 반도체 메모리 장치는 메모리 블록들 중 인접한 메모리 블록들 사이에 배열되며, 각각이 열 게이트 영역과 제 1 및 제 2 감지 증폭 영역들을 갖는 복수 개의 감지 증폭 블록들을 포함한다. 감지 증폭 블록들의 열 게이트 영역들과 제 1 및 제 2 감지 증폭 영역들은 행들과 열들의 매트릭스 형태로 배열된다. 상기 감지 증폭 블록들의 열 게이트 영역들은 적어도 2열로 배열된다. 행 (또는 워드 라인) 방향으로 배열된 인접한 열 게이트 영역들 사이에는 제 1 및 제 2 감지 증폭 영역들 중 어느 하나가 배열된다.
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Patent Agency Ranking
公开(公告)号：KR100605511B1
公开(公告)日：2006-07-28
申请号：KR1020040075658
申请日：2004-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/28097 , H01L21/823835 , H01L29/4975 , H01L29/665 , H01L29/66545
Abstract: 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공한다. 이 형성방법들은 반도체 제조공정의 영향으로부터 트랜지스터의 문턱전압의 변화를 최소화시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 활성영역을 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하는 것을 포함한다. 상기 정렬 패턴은 도전막 패턴 및 정렬 캐핑막 패턴을 차례로 적층해서 형성한다. 상기 정렬 패턴 및 스페이서들을 덮는 매립 층간절연막을 형성한다. 상기 도전막 패턴을 노출시키도록 매립 층간절연막, 정렬 패턴 및 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들은 매립 층간절연막 및 도전막 패턴 사이에 개재되도록 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 일부분에 디스포저불(Disposable) 금속 실리사이드 막을 형성한다. 상기 디스포저불 금속 실리사이드 막을 반도체 기판으로부터 제거한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 나머지 부분에 구속된(Confined) 금속 실리사이드 막을 연이어 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 식각 버퍼막으로 사용해서 구속된 금속 실리사이드 막에 식각 공정을 수행하여 금속 게이트 패턴을 형성한다.
트랜지스터, 문턱전압, 정렬패턴, 스페이서 패턴, 층간절연막, 금속 실리사이드 막.Abstract translation: 提供了在半导体器件中形成至少一个金属栅极图案的方法。 这些形成方法提出了一种方法来最小化晶体管的阈值电压随半导体制造工艺的影响而变化。 为此，其包括形成至少一个横过半导体衬底的有源区域延伸的对准图案，并且间隔物依次覆盖图案的侧壁。 对准图案通过顺序地层压导电膜图案和对准盖膜图案而形成。 形成覆盖对准图案和隔离物的掩埋层间绝缘膜。 在掩埋层间绝缘膜，对准图案和间隔物上执行平坦化工艺以暴露导电膜图案以形成间隔物图案。 间隔物图案被形成为插入在埋入的层间绝缘膜和导电膜图案之间。 使用间隔物图案和层间绝缘膜作为掩模，在导电膜图案的一部分上形成一次性金属硅化物膜。 一次性硅化铋膜从半导体衬底上去除。 使用间隔物图案和层间绝缘膜作为掩模，在导电膜图案的剩余部分上连续形成约束金属硅化物膜。 使用间隔物图案和层间绝缘膜作为蚀刻缓冲膜来蚀刻金属硅化物膜以形成金属栅极图案。
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公开(公告)号：KR100603508B1
公开(公告)日：2006-07-20
申请号：KR1020040081986
申请日：2004-10-14
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 박막 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 있어, 실리콘 기판 상에 제1 금속막을 형성한 후, 상기 제1 금속막 상에 제2 금속막을 형성한다. 이때, 상기 제1 금속막 중에서 상기 실리콘 기판의 표면에 면접하고 있는 제1 금속막은 상기 실리콘 기판과 반응하여 금속 실리사이드막으로 전환되고, 상기 제1 금속막 내에 함유된 불순물은 상기 제2 금속막으로 포집된다. 그리고, 상기 제2 금속막과 상기 금속 실리사이드막으로 전환되지 않은 제1 금속막을 제거하여 상기 실리콘 기판 상에 상기 금속 실리사이드막으로 이루어지는 오믹막을 형성한 후, 상기 오믹막을 포함하는 결과물 상에 금속 배선을 형성한다.
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公开(公告)号：KR100594037B1
公开(公告)日：2006-06-30
申请号：KR1020040003694
申请日：2004-01-19
Applicant: 삼성전자주식회사
IPC: G02B6/14
CPC classification number: G02B6/1228 , H01S5/1014 , H01S5/1025 , H01S5/1064 , H01S5/2231 , H01S5/50
Abstract: 본 발명에 따른 반도체 기판과, 상기 반도체 기판 상에 성장된 하부 클래드와, 상기 하부 클래드 상에 성장된 상부 클래드로 이루어진 반도체 광소자는 광을 생성 및 증폭시키기 위해서 상기 하부 및 상부 클래드 사이에 성장된 활성층을 포함하는 이득 영역과, 상기 하부 및 상부 클래드 사이에 상기 활성층으로부터 연장되게 성장된 도파층을 포함함으로써 상기 이득 영역에서 생성된 상기 광의 모드 크기를 변환시켜서 출력하기 위한 광모드 크기 변환 영역을 포함하며, 상기 광모드 크기 변환 영역의 도파층은 상기 활성층으로부터 그 두께가 점차적으로 작아지게 성장되며, 상기 상부 클래드는 상기 이득 영역을 포함하는 상기 반도체 광소자의 일단으로부터 상기 광모드 크기 변환 영역을 포함하는 상기 반도체 광소자의 타단으로 갈수록 그 폭이 좁아지는 테이퍼 구조를 갖도록 식각된다.
광모드 변환, 반도체 광소자, 이득 영역-
公开(公告)号：KR100593452B1
公开(公告)日：2006-06-28
申请号：KR1020050009258
申请日：2005-02-01
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 제공한다. 상기 제조방법은 먼저 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴 양옆의 활성영역 및 상기 게이트패턴을 선택적 식각하여 소스/드레인 리세스영역들 및 게이트 리세스영역을 형성한다. 상기 게이트패턴 양옆의 활성영역들 및 상기 게이트패턴 상에 선택적 에피택시 성장 공정을 이용하여 소스/드레인 돌출영역들 및 게이트 희생패턴을 형성한다. 상기 소스/드레인 돌출영역들 및 상기 게이트 희생패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 엘리베이티드(elevated) 소스/드레인 실리사이드막들 및 실리사이드 희생패턴을 형성한다. 상기 실리사이드 희생패턴을 제거하여 게이트 축소패턴을 형성한다. 상기 게이트 축소패턴을 갖는 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성한다.
Abstract translation: 提供了一种制造具有整个硅化物金属栅电极的MOS晶体管的方法。 制造方法首先形成用于在半导体衬底的预定区域中限定有源区的元件隔离膜。 由此在有源区上形成绝缘栅极图案。 间隔物形成在栅极图案的侧壁上。 选择性地蚀刻栅极图案和栅极图案两侧上的有源区域以形成源极/漏极凹陷区域和栅极凹陷区域。 使用主动外延生长工艺在栅极图案两侧的有源区和栅极图案上形成源极/漏极突起区和栅极牺牲图案。 将硅化物工艺应用于具有源极/漏极突出区域和栅极牺牲图案的半导体衬底以形成抬高的源极/漏极硅化物膜和硅化物牺牲图案。 硅化物牺牲图案被去除以形成栅极收缩图案。 对具有栅极收缩图案的半导体衬底应用硅化物工艺以形成整个硅化物金属栅电极。
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公开(公告)号：KR1020060037944A
公开(公告)日：2006-05-03
申请号：KR1020040087050
申请日：2004-10-29
Applicant: 삼성전자주식회사
IPC: H01L21/24 , H01L21/335
CPC classification number: H01L21/28518 , H01L21/2855 , H01L21/324 , H01L21/76841 , H01L21/823418 , H01L21/823437
Abstract: PVD 코발트 샐리사이드막의 형성방법 및 이를 이용한 반도체 소자의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 PVD 코발트 샐리사이드막의 형성방법은 먼저 실리콘 표면이 노출되어 있는 반도체 기판 상에 물리기상증착법을 사용하여 코발트막을 형성한 다음, 진공 파괴, 이온 주입 공정을 통한 불순물 주입 공정, 또는 불순물을 포함하는 박막의 증착 공정을 사용하여 코발트막 상에 불순물층을 얇게 형성한다. 그리고, 실리콘 표면과 코발트막이 반응하여 실리콘 표면 상에 CoSi막이 형성되도록 1차로 열처리 한 다음, 제1 열처리 단계에서 반응하지 않은 코발트막을 제거하는 스트립 공정을 실시한다. 그리고, 실리콘 표면과 CoSi막이 반응하여 CoSi
2 막이 형성되도록 2차로 열처리를 함으로써, 덩어리화 현상이 생기지 않는 PVD 코발트 샐리사이드막을 형성하는 것이 가능하다.
코발트, 샐리사이드, 물리기상증착, 덩어리화(agglomeration)
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