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公开(公告)号：KR102227772B1
公开(公告)日：2021-03-16
申请号：KR1020140107873A
申请日：2014-08-19
Applicant: 삼성전자주식회사
CPC classification number: H01L33/325 , H01L33/06 , H01L33/145
Abstract: 본 발명의 일 측면은, n형 반도체층 및 p형 반도체층과, 상기 n형 반도체층과 p형 반도체층 사이에 배치된 활성층 및 상기 활성층과 p형 반도체층 사이에 배치되며 p형 도펀트 원소가 도핑된 전자차단층을 포함하고, 상기 전자차단층은, Al
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公开(公告)号：KR101850537B1
公开(公告)日：2018-04-19
申请号：KR1020110005993
申请日：2011-01-20
Applicant: 삼성전자주식회사
CPC classification number: H01L21/02378 , H01L21/02381 , H01L21/02458 , H01L21/0254 , H01L21/02573 , H01L33/12 , H01L33/32
Abstract: 반도체소자가개시된다. 개시된반도체소자는제1형불순물이도핑된질화물반도체로이루어진제1층; 상기제1층의하부에마련된것으로, 상기제1층의도핑농도보다높은농도로제1형불순물이도핑된질화물반도체로이루어진고농도층을구비하는제2층;을포함한다.
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公开(公告)号：KR1020170113926A
公开(公告)日：2017-10-13
申请号：KR1020160037812
申请日：2016-03-29
Applicant: 삼성전자주식회사
CPC classification number: G06F3/1446 , G02F1/133345 , G02F1/13336 , G02F1/133514 , G02F1/133528 , G02F1/1339 , G02F1/134336 , G02F1/136286 , G02F1/1368 , G02F2201/121 , G02F2201/123 , G09G3/2003 , G09G3/2096 , G09G3/32 , G09G3/3208 , G09G3/3225 , G09G3/3413 , G09G3/342 , G09G3/3607 , G09G3/3648 , G09G2300/026 , G09G2300/0426 , G09G2320/0242 , G09G2320/0626 , H01L25/0753 , H01L27/1255 , H01L27/3262 , H01L27/3265 , H01L27/3293 , H01L33/504 , H01L33/54 , H01L33/62
Abstract: 본발명의일 실시예는, 복수의행과복수의열을따라배치되는복수의제1 픽셀을포함하는제1 영역; 및상기제1 영역의주변에서상기복수의행과복수의열을따라배치되는복수의제2 픽셀을포함하며, 상기제1 영역보다작은면적을갖는제2 영역; 을포함하고, 상기제1 영역과상기제2 영역은하나의화면을표시하며, 상기복수의제1 픽셀과상기복수의제2 픽셀은서로다른구조를갖는디스플레이패널을제공한다.
Abstract translation: 本发明的实施例提供了一种液晶显示器，包括：第一区域，包括沿着多行和多列排列的多个第一像素; 以及第二区域，其包括多个第二像素，所述多个第二像素沿着所述多个行和所述多个行布置在所述第一区域的外围，所述第二区域的面积小于所述第一区域的面积; 其中第一区域和第二区域显示一个屏幕，并且多个第一像素和多个第二像素具有不同的结构。
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公开(公告)号：KR1020160141355A
公开(公告)日：2016-12-08
申请号：KR1020150169791
申请日：2015-12-01
Applicant: 삼성전자주식회사
IPC: H01L33/48 , H01L33/00 , H01L21/3065 , H01L21/306 , H01L21/3213
CPC classification number: H01L2224/48091 , H01L2224/48227 , H01L2224/48237 , H01L2224/48247 , H01L2224/48257 , H01L2224/73265 , H01L2924/181 , H01L2924/00014 , H01L2924/00012
Abstract: 본발명의실시예에따른반도체기판의제조방법은, 성장기판상에버퍼층을형성하는단계, 버퍼층에버퍼층을관통하며서로이격되어배치되는복수의개구부들을형성하는단계, 성장기판에복수의개구부들의하부에배치되는복수의캐비티들을형성하는단계, 버퍼층으로부터성장되며, 복수의개구부들을채우고버퍼층의상부로연장되는반도체층을형성하는단계, 및복수의캐비티들에작용하는응력에의해, 버퍼층및 반도체층이성장기판으로부터분리되는단계를포함한다. 성장기판과버퍼층의경계에서, 복수의개구부들의지름은복수의캐비티들의지름보다작다.
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Patent Agency Ranking
公开(公告)号：KR101631599B1
公开(公告)日：2016-06-27
申请号：KR1020090118452
申请日：2009-12-02
Applicant: 삼성전자주식회사
CPC classification number: H01L33/60 , H01L33/007 , H01L33/10 , H01L33/382 , H01L33/387 , H01L33/405 , H01L33/46 , H01L2933/0016
Abstract: 발광소자및 그제조방법이개시된다. 개시된발광소자는기판, n형클래드층, 활성층, 및 p형클래드층을포함하고, 상기기판위에그루브와메사를가지는요철패턴이구비되고, 상기그루브와메사중 적어도하나에반사막이구비되어, 활성층에서생성된빛이상기반사막에서반사되어밖으로추출된다.
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公开(公告)号：KR1020150132657A
公开(公告)日：2015-11-26
申请号：KR1020140058364
申请日：2014-05-15
Applicant: 주식회사 코리아 인스트루먼트 , 삼성전자주식회사
CPC classification number: G01R3/00 , G01R1/06733 , G01R31/2601
Abstract: 본발명의프로브핀은프로브기판의회로패턴과연결되는프로브빔 영역, 및반도체소자의콘택패드와접촉되는프로브팁 영역을포함하고, 상기프로브빔 영역은, 스트립형태의제1금속패턴, 상기제1금속패턴상에적층되고, 상기제1금속패턴보다길이가긴 제2금속패턴, 및상기제2금속패턴상에적층되고, 상기제1금속패턴과실질적으로동일한길이의제3금속패턴을포함하고, 상기프로브팁 영역은상기제2금속패턴의전단부에서상기콘텍패드방향으로일체로돌출형성된 2차원구조를가진다. 이와같은본 발명의구성에의하면반도체소자의파인피치에대처하여검사를실시할수 있다.
Abstract translation: 根据本发明的探针包括连接到探针基板的电路图案的探测光束区域和与半导体器件的接触焊盘接触的探针尖端区域。 探测光束区域包括带状的第一金属图案，层叠在第一金属图案上并且比第一金属图案长的第二金属图案，以及堆叠在第二金属图案上的第三金属图案。 第三金属图案的长度基本上等于第一金属图案的长度。 探针尖端区域具有沿着接触焊盘的方向从第二金属图案的前端突出的2D结构。 根据本发明的结构，通过处理半导体器件的精细间距来进行检查。
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公开(公告)号：KR1020150029271A
公开(公告)日：2015-03-18
申请号：KR1020130108191
申请日：2013-09-10
Applicant: 삼성전자주식회사
IPC: G01R1/067
CPC classification number: G01R1/07378 , G01R1/06722 , G01R1/07371
Abstract: 포고 핀은 하우징, 탄성 접속 부재 및 스위칭 유닛을 포함한다. 하우징은 인쇄회로기판과 프로빙 헤드 사이에 배치된다. 탄성 접속 부재는 상기 하우징 내에 배치되어, 상기 인쇄회로기판과 상기 프로빙 헤드를 전기적으로 연결시킨다. 스위칭 유닛은 상기 하우징에 구비되어, 상기 인쇄회로기판과 상기 프로빙 헤드 간의 전기적 연결을 선택적으로 차단한다. 따라서, 별도의 스위칭 기판을 인쇄회로기판에 배치할 필요가 없게 되므로, 인쇄회로기판의 크기 증가가 방지된다.
Abstract translation: 弹簧销包括壳体，弹性连接构件和开关单元。 壳体布置在印刷电路板和探测头之间。 弹性连接部件设置在壳体的内部，并且电连接印刷电路板和探测头。 切换单元包括在壳体中并且有选择地防止印刷电路板和探测头之间的电连接。 因此，由于不需要在印刷电路板上设置单独的开关基板，因此可以防止印刷电路板的尺寸增大。
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公开(公告)号：KR1020140110443A
公开(公告)日：2014-09-17
申请号：KR1020130024753
申请日：2013-03-08
Applicant: 삼성전자주식회사
CPC classification number: G01R1/07378 , H05K3/368 , H05K2203/061
Abstract: A probe card comprises a first circuit board, a second circuit board, a probe head, and a probe holder. The first circuit board is electrically connected with a tester and has the first size. The second circuit board is electrically connected with the first circuit board as installed on a lower surface of the first circuit board and has a second size smaller than the first size. The probe head is installed in the lower part of the second circuit board, electrically connected with the second circuit board, and equipped with a plurality of probes which comes into contact with electrodes of a device under test. The probe holder supports the probe head as installed on the lower part of the first circuit board.
Abstract translation: 探针卡包括第一电路板，第二电路板，探针头和探针支架。 第一个电路板与测试仪电连接并具有第一个尺寸。 第二电路板与第一电路板电连接，安装在第一电路板的下表面上，并具有小于第一尺寸的第二尺寸。 探针头安装在第二电路板的下部，与第二电路板电连接，并且配备有与被测器件的电极接触的多个探针。 探头支架将探头安装在第一个电路板的下部。
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公开(公告)号：KR101408875B1
公开(公告)日：2014-06-17
申请号：KR1020080036282
申请日：2008-04-18
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823807 , H01L21/823814 , H01L29/7848
Abstract: 본 발명은 게르마늄 응축을 이용한 CMOS 트랜지스터 및 그 제조방법에 관하여 개시한다. 개시된 게르마늄 응축을 이용한 CMOS 트랜지스터는, 절연층; 상기 절연층 상에 형성되며, p-MOS 트랜지스터 영역과 n-MOS 트랜지스터 영역으로 구별된 실리콘층; 상기 p-MOS 트랜지스터 영역의 채널영역 상에 형성된 제1게이트 절연층 및 제1게이트; 및 상기 n-MOS 트랜지스터 영역의 채널영역 상에 형성된 제2게이트 절연층 및 제2게이트;를 구비한다. 상기 p-MOS 트랜지스터 영역의 소스 영역 및 드레인 영역은 게르마늄(Ge)이 응축되어 신장 긴장된 영역이며, 상기 n-MOS 트랜지스터 영역의 상기 채널영역은 Ge가 응축되어 신장 긴장된 영역이다.
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