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公开(公告)号：KR100243103B1
公开(公告)日：2000-02-01
申请号：KR1019970049803
申请日：1997-09-29
Applicant: 한국전자통신연구원
IPC: H01J17/48
Abstract: 본 발명은 전자원 장치(electron source device)에 관한 것으로, 특히 전계 방출 소자의 특성을 쉽게 안정화 및 제어할 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자 및 그 제조 방법에 관한 것이다.
종래 실리콘 전계 방출 소자는 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만 아니라 제조 비용에 큰 문제점을 갖으며, 다수의 캐소드중 하나만이라도 게이트와 전기적으로 단락(short circuit)되면 전자 방출이 제대로 되지 않는 문제점을 지녔다.
그래서 본 발명은 절연성 기판 상에 실리콘 전계 방출 캐소드, 저항체 및 제어 박막 트랜지스터로 구성하고, 상기 실리콘 전계 방출 소자의 캐소드 전극과 상기 박막 트랜지스터의 드레인이 전기적으로 서로 연결되며, 상기 박막 트랜지스터의 게이트 및 소오스에 인가되는 전압을 조정하여 상기 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있도록 하였다. 따라서 전계 방출 소자의 특성을 쉽게 제어 및 안정화할 수 있고, 대면적 및 저가격의 유리등을 전계 방출 소자의 기판으로 사용할 수 있으며, 더불어 제조 생산성도 크게 증대시킬 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자를 제시한다.-
公开(公告)号：KR100233255B1
公开(公告)日：1999-12-01
申请号：KR1019960069796
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
제어 트랜지스터를 가진 전계 방출 소자 및 그 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 전자원 장치(electron source device)에 관한 것으로, 제어 트랜지스터를 가진 실리콘 전계 방출 소자를 제공하여, 전자원 장치에서 전자방출의 용이한 제어, 전자방출 특성의 안정화 및 균일성 제고, 소자 파손(failure)을 억제하기 위한 것이다. 또한, 제안된 전계 방출 소자를 저온 공정으로 유리 기판 위에 제조할 수 있는 방법을 제공하여, 반도체 공정을 이용한 저가격 및 대면적의 전자원 장치의 제조 방법을 제공한다.
3. 발명의 해결 방법의 요지
본 발명의 전계 방출 소자는 절연성 기판 위에 실리콘 전계 방출 소자와 박막 트랜지스터로 구성되고, 상기 실리콘 전계 방출 소자의 캐소드 전극과 상기 박막 트랜지스터의 소스는 전기적으로 서로 연결되어 있으며, 상기 박막 트랜지스터의 게이트 및 드레인에 인가되는 전압을 조정함으로써 상기 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있다.
4. 발명의 중요한 용도
마이크로파 소자 및 센서, 평판 디스플레이 등의 전자원으로 이용되는 전계 방출 소자-
公开(公告)号：KR1019990053066A
公开(公告)日：1999-07-15
申请号：KR1019970072636
申请日：1997-12-23
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 본 발명은 에미터 전극과 게이트 전극간의 간격을 최대한으로 좁게 형성하는 전계방출소자의 제조방법을 제공한다.
본 발명은 에미터를 미리 형성하고, 에미터의 표면을 덮은 절연막을 형성한 후, 게이트 전극 형성용 금속을 증착하고, 이 게이트 전극 형성용 금속을 기계화학적인 방법으로 연마하여, 절연막을 노출시킨 후, 노출된 절연막을 부분적으로 제거하여 에미터와 게이트 전극의 간격을 정의하는 공정을 실시하여 에미터와 게이트 전극의 간격을 최소화 하거나, 반대로 게이트 전극 박막을 증착하고 개구를 형성하고 개구의 측면으로 게이트 전극이 노출되도록 미리 형성하고, 개구의 측벽에 측벽 절연막을 형성한 후, 개구내에 에미터 전극용 금속을 형성하고, 기계화학적 연마법에 의해 에미터 전극을 연마한 후, 게이트 전극과 에미터 전극 형성용 금속사이의 절연막을 제거하여 게이트 전극과 에미터의 간격을 정의하는 공정에 의해 제조된다.
본발명의 기계화학적 연마 공정과 절연막을 사용하는 방법은 미세패턴 형성이 필요하지 않고, 공정이 비교적 간단하므로 대면적의 유리기판상에서 공정할 수 있어 저가격으로 대면적의 평판 디스플레이를 만들 수 있다.-
公开(公告)号：KR1019990050447A
公开(公告)日：1999-07-05
申请号：KR1019970069566
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: H01J17/48
Abstract: 본 발명은 저온 공정으로 저전압 동작이 안정적인 전계방출 소자의 제조방법을 제공한다.
본 발명에서는 절연성 기판상에 캐소드 전극을 형성하고, 이 캐소드 전극의 소정 영역에 원추형의 절연막을 형성한 후, 기판의 전면에 내열성이 크고 일함수가 낮은 전도성 박막의 증착 공정을 이용하여 원추형 전계방출 팁을 형성한다.
본 발명은 저전압 동작이 안정적인 전계방출 소자를 용이하게 제조 가능케 하고, 또한 전계방출 소자의 모든 제조공정을 600℃ 이하에서 수행할 수 있어 유리를 기판으로 사용할 수 있으므로, 저가격 및 대면적의 전계방출 소자를 반도체 공정으로 쉽게 제조할 수 있다.-
公开(公告)号：KR100205069B1
公开(公告)日：1999-07-01
申请号：KR1019950053646
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/786
Abstract: 본 발명은 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것으로서, 절연 기판의 상부에 진성 비정질 실리콘 박막을 증착하고 활성영역을 한정하도록 상기 진성 비정질 실리콘 박막을 패터닝하는 공정과, 상기 패터닝된 비정질 실리콘 박막을 650℃이하의 온도와 상압 내지 100atm의 산소(O
2 )분위기에서 열처리하여 다결정 실리콘 박막으로 상변화시킴과 동시에 표면을 산화시켜 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막의 상부에 다결정실리콘을 증착한 후 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 다결정 실리콘 박막에 불순물을 주입하여 소스 및 드레인영역을 형성하고 채널영역을 한정하는 공정과, 상기 게이트 산화막 및 게이트 전극의 상부에 층간산화막을 증착하고 상기 소스 및 드레인영역이 노출� �도록 상기 게이트 산화막과 층간산화막의 소정 부분을 제거하여 접촉 구멍을 형성하는 공정과, 상기 소스 및 드레인영역과 접촉되게 접촉 구멍을 채우도록 금속 전극을 형성하는 공정을 구비한다.
따라서, 비정질 실리콘의 고상 결정화를 위한 열처리 시간을 단축하므로 다결정 실리콘 박막 및 다결정 실리콘 박막 트랜지스터의 생산성을 향상시킬 뿐만 아니라 다결정 실리콘 결정립 크기를 균일하게 하여 박막 트랜지스터의 전기적 특성의 균일도를 향상시킬 수 있으며, 또한, 게이트 산화막을 열산화 방법으로 형성하므로 절연 특성 및 계면 특성이 양호하여 소자의 문턱 전압을 감소시킬 수 있으며 비정질 실리콘의 고상 결정화 및 게이트 산화막이 단 한번의 공정에 의해 이루어지기 때문에 제조 생산성과 공정의 안정성을 향상시킬 수 있다.-
Patent Agency Ranking
公开(公告)号：KR100204025B1
公开(公告)日：1999-06-15
申请号：KR1019960052474
申请日：1996-11-06
Applicant: 한국전자통신연구원
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
3극형 전계방출소자 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
600℃ 이하의 저온에서 모든 공정을 진행시킬수 있고 실리콘 캐소드 팁의 탑 부위를 뾰족하게 형성하여, 저가격 및 대면적하에서 전계방출 효율을 향상시키고자 함.
3. 발명의 해결 방법의 요지
등방성 식각 및 비등방성식각을 연속적으로 실시하여 기둥이 있고 잘린 원추 형상의 제1 실리콘 패턴을 형성한 다음, 습식식각에 의해 기둥이 있고 끝이 뾰족한 원추 형상의 제2 실리콘 패턴을 형성함으로써 캐소드 팁을 형성하고, 게이트 형성 시 에치백 공정을 사용한다.
4. 발명의 중요한 용도
전자원 장치-
公开(公告)号：KR1019990027362A
公开(公告)日：1999-04-15
申请号：KR1019970049803
申请日：1997-09-29
Applicant: 한국전자통신연구원
IPC: H01J17/48
Abstract: 본 발명은 전자원 장치(electron source device)에 관한 것으로, 특히 전계 방출 소자의 특성을 쉽게 안정화 및 제어할 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자 및 그 제조 방법에 관한 것이다.
종래 실리콘 전계 방출 소자는 기판으로 반드시 실리콘 웨이퍼만을 사용하여야 하기 때문에 대면적의 전자원 장치를 제조할 수 없을 뿐만 아니라 제조 비용에 큰 문제점을 갖으며, 다수의 캐소드중 하나만이라도 게이트와 전기적으로 단락(short circuit)되면 전자 방출이 제대로 되지 않는 문제점을 지녔다.
그래서 본 발명은 절연성 기판 상에 실리콘 전계 방출 캐소드, 저항체 및 제어 박막 트랜지스터로 구성하고, 상기 실리콘 전계 방출 소자의 캐소드 전극과 상기 박막 트랜지스터의 드레인이 전기적으로 서로 연결되며, 상기 박막 트랜지스터의 게이트 및 소오스에 인가되는 전압을 조정하여 상기 전계 방출 소자의 방출 특성을 쉽게 제어할 수 있도록 하였다. 따라서 전계 방출 소자의 특성을 쉽게 제어 및 안정화할 수 있고, 대면적 및 저가격의 유리등을 전계 방출 소자의 기판으로 사용할 수 있으며, 더불어 제조 생산성도 크게 증대시킬 수 있는 저항체와 제어 트랜지스터를 갖는 전계 방출 소자를 제시한다.-
公开(公告)号：KR100178489B1
公开(公告)日：1999-04-15
申请号：KR1019950050522
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H01L21/22
Abstract: 본 발명은 반도체 장치 제작에서의 도펀트 활성화 방법에 관한 것으로서, 모스 전계 효과 트랜지스터, 에스오아이 모스 전계 효과 트랜지스터 및 다결정 실리콘 박막 트랜지스터의 소스/드레인 형성을 위한 이온주입 후의 도펀트 활성화 공정을 질소(N
2 ), 헬륨(He), 아르곤(Ar), 수소(H
2 ), 산소(O
2 ) 중 어느 한 기체, 또는 상기 기체 중에서 2종류 이상의 혼합기체로 이루어진 상압 이상의 고압(high pressure) 전기로에서 열처리하여 수행함으로써 도펀트 활성화에 필요한 전체적인 열처리 시간을 단축하고, 또한 열처리 온도를 저하시킬 수 있어 MOSFET와 SOI MOSFET에서 소스/드레인의 접합 깊이를 매우 얕게 할 수 있으며, 또한, 600℃ 이하의 저온 Poly-Si TFT 제작에서 도펀트의 활성화를 짧은 시간 내에 달성할 수 있어 Poly-Si TFT의 제조 생산성을 향상시킬 수 있다.-
公开(公告)号：KR1019980019611A
公开(公告)日：1998-06-25
申请号：KR1019960037806
申请日：1996-09-02
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: 본 발명은 전계방출 소자 제조 방법에 관한 것으로, 전계 방출용 전극과 집속 전극을 포함하는 자기 정렬형 집속 전극을 가지는 전계방출 소자를 제조하여 FEA(Field Emission Array) 팁이 기존의 방법보다 균일하게 형성될 뿐 아니라 위치에 따른 비대칭성도 없어지며, 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬(self-align)될 수 있으며, 또한 전자가 퍼져 나가서 발생되는 여러 가지 문제를 해결할 수 있는 전계방출 소자 제조 방법이 개시된다.
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