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    Small scale wires with microelectromechanical devices
    81.
    发明授权
    Small scale wires with microelectromechanical devices 有权
    小型电线与微机电装置

    公开(公告)号：US07339244B2

    公开(公告)日：2008-03-04

    申请号：US11340135

    申请日：2006-01-26

    Applicant: Kanakasabapathi Subramanian ,  Noel C. MacDonald

    Inventor： Kanakasabapathi Subramanian ,  Noel C. MacDonald

    IPC: H01L27/14 ,  H01L29/82

    CPC classification number: B81C1/00142 ,  B81B2203/0361 ,  B81C1/00071 ,  B81C1/00111 ,  B81C2201/0112 ,  Y10S977/70 ,  Y10S977/762

    Abstract: A process cycles between etching and passivating chemistries to create rough sidewalls that are converted into small structures. In one embodiment, a mask is used to define lines in a single crystal silicon wafer. The process creates ripples on sidewalls of the lines corresponding to the cycles. The lines are oxidized in one embodiment to form a silicon wire corresponding to each ripple. The oxide is removed in a further embodiment to form structures ranging from micro sharp tips to photonic arrays of wires. Fluidic channels are formed by oxidizing adjacent rippled sidewalls. The same mask is also used to form other structures for MEMS devices.

    Abstract translation: 蚀刻和钝化化学物质之间的过程循环，以产生转变成小结构的粗糙侧壁。 在一个实施例中，使用掩模来限定单晶硅晶片中的线。 该过程在对应于循环的线的侧壁上产生波纹。 在一个实施例中，线被氧化以形成对应于每个纹波的硅线。 在另一个实施方案中去除氧化物以形成从微尖端到光线阵列的结构。 通过氧化相邻的波纹侧壁形成流体通道。 同样的掩模也用于形成用于MEMS器件的其它结构。

    Method for etching a tapered bore in a silicon substrate, and a semiconductor wafer comprising the substrate
    83.
    发明授权
    Method for etching a tapered bore in a silicon substrate, and a semiconductor wafer comprising the substrate 有权
    用于蚀刻硅衬底中的锥孔的方法，以及包括该衬底的半导体晶片

    公开(公告)号：US06818564B1

    公开(公告)日：2004-11-16

    申请号：US10324603

    申请日：2002-12-20

    Applicant: Colin Stephen Gormley

    Inventor： Colin Stephen Gormley

    IPC: H01L21302

    CPC classification number: B81C1/00103 ,  B81B2203/0353 ,  B81C2201/0112 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/3086

    Abstract: A semiconductor wafer comprises an SOI comprising a device layer on an oxide layer supported on a handle layer. Micro-mirrors are formed in the device layer, and access bores extend through the handle layer and the oxide layer to the micro-mirrors for accommodating optical fibers to the micro-mirrors. The access bores are accurately aligned with the micro-mirrors, and the access bores are accurately formed of circular cross-section. Each access bore comprises a tapered lead-in portion extending to a parallel portion. The diameter of the parallel portion is selected so that the optical fibers are a tight fit therein for securing the optical fibers in alignment with the micro-mirrors. The tapered lead-in portions of the access bores are formed to a first depth by a first dry isotropic etch for accurately forming the taper and the circular cross-section of the tapered lead-in portions. The parallel portions are formed from the first depth to a second face of the handle layer by a second dry etch, namely, an anisotropic etch carried out using the Bosch process. By so etching the access bores the access bores are accurately formed of circular transverse cross-section and of accurate dimensions.

    Abstract translation: 半导体晶片包括SOI，其包括在手柄层上的氧化物层上的器件层。 微镜形成在器件层中，并且进入孔通过手柄层和氧化物层延伸到微反射镜，以将光纤容纳到微镜。 进入孔与微反射镜精确对准，并且进入孔精确地由圆形横截面形成。 每个通孔包括延伸到平行部分的锥形引入部分。 选择平行部分的直径，使得光纤紧密配合在其中以固定光学微镜与微反射镜对准。 进入孔的锥形引入部分通过第一干燥各向同性蚀刻形成第一深度，用于精确地形成锥形导入部分的锥形和圆形横截面。 平行部分通过第二干蚀刻即使用Bosch工艺进行的各向异性蚀刻从手柄层的第一深度到第二面形成。 通过这样蚀刻通路孔，准确地形成通孔，其圆形横截面和准确的尺寸。

    Multiple-level actuators and clamping devices
    84.
    发明授权
    Multiple-level actuators and clamping devices 失效
    多级执行器和夹紧装置

    公开(公告)号：US06767614B1

    公开(公告)日：2004-07-27

    申请号：US10021311

    申请日：2001-12-19

    Applicant: Wolfgang M. J. Hofmann ,  Hercules Neves ,  Noel C. MacDonald ,  Scott G. Adams

    Inventor： Wolfgang M. J. Hofmann ,  Hercules Neves ,  Noel C. MacDonald ,  Scott G. Adams

    IPC: B32B300

    CPC classification number: B81C1/0015 ,  B81B2201/033 ,  B81B2203/0136 ,  B81C2201/0112 ,  B81C2201/0132 ,  B81C2201/0198 ,  Y10T428/13 ,  Y10T428/24273 ,  Y10T428/24562 ,  Y10T428/24744 ,  Y10T428/24802

    Abstract: Improved fabrication processes for microelectromechanical structures, and unique structures fabricated by the improved processes are disclosed. In its simplest form, the fabrication process is a modification of the know SCREAM process, extended and used in such a way as to produce a combined vertical etch and release RIE process, which may be referred to as a “combination etch”. Fabrication of a single-level micromechanical structure using the process of the present invention includes a novel dry etching process to shape and release suspended single crystal silicon elements, the process combining vertical silicon reactive ion etching (Si-RIE) and release etches to eliminate the need to deposit and pattern silicon dioxide mask layers on the sides of suspended structures and to reduce the mechanical stresses in suspended structures caused by deposited silicon dioxide films.

    Abstract translation: 公开了用于微机电结构的改进的制造工艺和通过改进的工艺制造的独特结构。 在其最简单的形式中，制造工艺是对已知SCREAM工艺的修改，扩展并以这样的方式使用，以便产生可被称为“组合蚀刻”的组合垂直蚀刻和释放RIE工艺。 使用本发明的方法制造单级微机械结构包括形成和释放悬浮的单晶硅元件的新型干蚀刻工艺，将垂直硅反应离子蚀刻（Si-RIE）和释放蚀刻相组合的工艺消除 需要在悬浮结构的两侧沉积并排列二氧化硅掩模层，并降低由沉积的二氧化硅膜引起的悬浮结构中的机械应力。

    Gap tuning for surface micromachined structures in an epitaxial reactor
    85.
    发明申请
    Gap tuning for surface micromachined structures in an epitaxial reactor 有权
    外延反应器中表面微加工结构的间隙调整

    公开(公告)号：US20040124483A1

    公开(公告)日：2004-07-01

    申请号：US10334463

    申请日：2002-12-31

    Inventor： Aaron Partridge ,  Markus Lutz

    IPC: H01L029/82 ,  H01L021/46

    CPC classification number: B81C1/00063 ,  B81B3/0086 ,  B81C2201/0112 ,  B81C2203/0136 ,  B81C2203/0145

    Abstract: A method for adjusting with high precision the width of gaps between micromachined structures or devices in an epitaxial reactor environment. Providing a partially formed micromechanical device, comprising a substrate layer, a sacrificial layer including silicon dioxide deposited or grown on the substrate and etched to create desired holes and/or trenches through to the substrate layer, and a function layer deposited on the sacrificial layer and the exposed portions of the substrate layer and then etched to define micromechanical structures or devices therein. The etching process exposes the sacrificial layer underlying the removed function layer material. Cleaning residues from the surface of the device, then epitaxially depositing a layer of gap narrowing material selectively on the surfaces of the device. The selection of deposition surfaces determined by choice of materials and the temperature and pressure of the epitaxy carrier gas. The gap narrowing epitaxial deposition continues until a desired gap width is achieved, as determined by, for example, an optical detection arrangement. Following the gap narrowing step, the micromachined structures or devices may be released from their respective underlying sacrificial layer.

    Abstract translation: 一种用于在外延反应器环境中高精度调节微加工结构或器件之间的间隙宽度的方法。 提供部分形成的微机械装置，包括衬底层，牺牲层，包括沉积或生长在衬底上的二氧化硅，并被蚀刻以形成通过衬底层的期望的空穴和/或沟槽;以及沉积在牺牲层上的功能层， 衬底层的暴露部分，然后蚀刻以在其中限定微机械结构或器件。 蚀刻工艺暴露了去除的功能层材料下面的牺牲层。 从装置的表面清洁残留物，然后在装置的表面上选择性地外延沉积间隙变窄材料层。 通过选择材料和外延载气的温度和压力来确定沉积表面的选择。 缩小外延沉积的间隙持续到通过例如光学检测装置确定的期望的间隙宽度达到。 在间隙变窄步骤之后，微加工结构或器件可以从它们各自的底层牺牲层释放。

    Method of anisotropically etching silicon
    86.
    发明授权
    Method of anisotropically etching silicon 失效
    各向异性蚀刻硅的方法

    公开(公告)号：US5501893A

    公开(公告)日：1996-03-26

    申请号：US284490

    申请日：1994-08-05

    Applicant: Franz Laermer ,  Andrea Schilp

    Inventor： Franz Laermer ,  Andrea Schilp

    IPC: H01L21/302 ,  B81C1/00 ,  H01L21/3065 ,  H01L21/308 ,  C25F3/12 ,  B44C1/22

    CPC classification number: H01L21/3085 ,  B81C1/00619 ,  H01L21/3065 ,  H01L21/30655 ,  B81C2201/0112 ,  Y10T428/24521

    Abstract: A method of anisotropic plasma etching of silicon to provide laterally defined recess structures therein through an etching mask employing a plasma, the method including anisotropic plasma etching in an etching step a surface of the silicon by contact with a reactive etching gas to removed material from the surface of the silicon and provide exposed surfaces; polymerizing in a polymerizing step at least one polymer former contained in the plasma onto the surface of the silicon during which the surfaces that were exposed in a preceding etching step are covered by a polymer layer thereby forming a temporary etching stop; and alternatingly repeating the etching step and the polymerizing step. The method provides a high mask selectivity simultaneous with a very high anisotropy of the etched structures.

    Abstract translation: PCT No.PCT / DE93 / 01129 Sec。 371日期：1994年8月5日 102（e）日期1994年8月5日PCT提交1993年11月27日PCT公布。 出版物WO94 / 14187 日期：1994年6月23日。一种通过使用等离子体的蚀刻掩模在其中提供横向限定的凹陷结构的硅的各向异性等离子体蚀刻的方法，所述方法包括在蚀刻步骤中的各向异性等离子体蚀刻，所述硅的表面通过与反应性 蚀刻气体以从硅表面去除材料并提供暴露的表面; 在聚合步骤中将包含在等离子体中的至少一种聚合物前体聚合到硅的表面上，在该表面处，在前面的蚀刻步骤中暴露的表面被聚合物层覆盖，从而形成临时蚀刻停止; 并交替重复蚀刻步骤和聚合步骤。 该方法与蚀刻结构的非常高的各向异性同时提供高掩模选择性。

    SUBSTRAT MICROSTRUCTURE
    87.
    发明申请
    SUBSTRAT MICROSTRUCTURE 审中-公开
    微结构衬底

    公开(公告)号：WO2015052412A1

    公开(公告)日：2015-04-16

    申请号：PCT/FR2014/052505

    申请日：2014-10-02

    Applicant: CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  UNIVERSITE DE NANTES

    Inventor： LETHIEN, Christophe ,  TILMANT, Pascal ,  EUSTACHE, Etienne ,  ROLLAND, Nathalie ,  BROUSSE, Thierry

    IPC: B81C1/00

    CPC classification number: H01M10/02 ,  B81B1/002 ,  B81B2203/0315 ,  B81B2203/0361 ,  B81C1/00047 ,  B81C1/00111 ,  B81C2201/0112 ,  B81C2201/013 ,  B81C2201/0159 ,  H01G11/70 ,  H01M6/40 ,  H01M10/0436 ,  H01M10/052 ,  H01M10/0585 ,  H01M2220/30

    Abstract: La présente invention concerne un substrat microstructuré comportant une pluralité d'au moins une microstructure élémentaire (3) et le procédé de fabrication dudit substrat microstructuré. Ladite au moins une microstructure élémentaire (3), d'une part, présente une forme allongée et des extrémités inférieure (3a) et supérieure (3b) longitudinales opposées, l'extrémité inférieure (3a) étant reliée au substrat et, d'autre part, comporte une cavité ouverte (5) au niveau de son extrémité supérieure (3b), ledit substrat microstructuré comprenant de l'alumine à sa surface. La présente invention concerne également un dispositif de stockage électrique, plus particulièrement une batterie tout solide, comportant le substrat microstructuré selon l'invention.

    Abstract translation: 本发明涉及包含多个至少一个基本微结构（3）的微结构化衬底，以及用于制备所述微结构衬底的方法。 所述至少一个基本微结构（3）具有长形状和相对的纵向下部（3a）和上部（3b）端部，所述下部端部（3a）连接到所述基底，并且还包括所述开口腔 所述微结构化衬底在其表面上包括氧化铝。 本发明还涉及包含根据本发明的微结构化衬底的电存储装置，更具体地说是全固体电池。

    METHOD FOR ACHIEVING SMOOTH SIDE WALLS AFTER BOSCH ETCH PROCESS
    88.
    发明申请
    METHOD FOR ACHIEVING SMOOTH SIDE WALLS AFTER BOSCH ETCH PROCESS 审中-公开
    在铺设过程之后实现平滑侧壁的方法

    公开(公告)号：WO2012154764A3

    公开(公告)日：2013-01-10

    申请号：PCT/US2012036981

    申请日：2012-05-09

    Applicant: LAM RES CORP ,  WINNICZEK JAROSLAW W ,  LIN FRANK Y ,  MILLER ALAN J ,  XU QING ,  HEO SEONGJUN ,  HAM JIN HWAN ,  YOON SANG JOON ,  RUSU CAMELIA

    Inventor： WINNICZEK JAROSLAW W ,  LIN FRANK Y ,  MILLER ALAN J ,  XU QING ,  HEO SEONGJUN ,  HAM JIN HWAN ,  YOON SANG JOON ,  RUSU CAMELIA

    IPC: B81C1/00 ,  C23F1/00 ,  H01L21/302

    CPC classification number: H01L21/30655 ,  B81C1/00619 ,  B81C2201/0112 ,  H01L21/3086

    Abstract: A method is provided for etching silicon in a plasma processing chamber, having an operating pressure and an operating bias. The method includes: performing a first vertical etch in the silicon to create a hole having a first depth and a sidewall; performing a deposition of a protective layer on the sidewall; performing a second vertical etch to deepen the hole to a second depth and to create a second sidewall, the second sidewall including a first trough, a second trough and a peak, the first trough corresponding to the first sidewall, the second trough corresponding to the second sidewall, the peak being disposed between the first trough and the second trough; and performing a third etch to reduce the peak.

    Abstract translation: 提供了一种用于在等离子体处理室中蚀刻硅的方法，其具有工作压力和工作偏压。 该方法包括：在硅中执行第一垂直蚀刻以产生具有第一深度和侧壁的孔; 在侧壁上进行保护层的沉积; 执行第二垂直蚀刻以将所述孔加深到第二深度并产生第二侧壁，所述第二侧壁包括第一槽，第二槽和峰，所述第一槽对应于所述第一侧壁，所述第二槽对应于 第二侧壁，该峰设置在第一槽和第二槽之间; 并进行第三次蚀刻以降低峰值。

    シリコン構造体の製造方法及びその製造装置並びにその製造プログラム
    89.
    发明申请
    シリコン構造体の製造方法及びその製造装置並びにその製造プログラム 审中-公开
    用于制造硅结构的方法，用于制造硅结构的装置及其制造方法

    公开(公告)号：WO2011001778A1

    公开(公告)日：2011-01-06

    申请号：PCT/JP2010/059343

    申请日：2010-06-02

    Applicant: 住友精密工業株式会社 ,  笹倉 昌浩 ,  山本 孝 ,  野沢 善幸 ,  永野 修次 ,  迫田 薫 ,  羽坂 智

    Inventor： 笹倉　昌浩 ,  山本　孝 ,  野沢　善幸 ,  永野　修次 ,  迫田　薫 ,  羽坂　智

    IPC: H01L21/3065 ,  B81C1/00

    CPC classification number: B81C1/00531 ,  B81C2201/0112 ,  H01L21/30655

    Abstract: 本発明のシリコン構造体の製造方法は、高周波電力を印加することによりフッ化ヨウ素を含むエッチングガスをプラズマ化する第１工程と、高周波電力を印加することにより有機堆積物形成ガスをプラズマ化する第２工程とを交互に繰り返し行うことによって、シリコン領域を含む被処理物におけるシリコン領域をエッチングする工程とを有している。その結果、地球温暖化への影響を軽減したシリコンの異方性ドライエッチングによる、高い垂直性とともに良好な側壁形状を有するシリコン構造体が得られる。

    Abstract translation: 一种硅结构体的制造方法，其特征在于，通过交替地重复利用高频电力将含有碘氟化物的蚀刻气体转换成等离子体的第一工序，来蚀刻包含硅区域的被处理物的硅区域的工序， 通过施加高频功率将有机沉积物形成气体转化成等离子体的第二步骤。 结果，可以通过对全球变暖影响较小的硅的各向异性干蚀刻来获得具有高垂直度和良好侧壁形状的硅结构。

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