公开(公告)号：DE19755142B4

公开(公告)日：2004-03-18

申请号：DE19755142

申请日：1997-12-11

Applicant: KROENKE MATTHIAS

Inventor： KROENKE MATTHIAS

IPC: G01C21/00 ,  G08G1/123 ,  G08G1/127 ,  G01C21/02 ,  G01N15/00

公开(公告)号：DE19755142A1

公开(公告)日：1999-06-02

申请号：DE19755142

申请日：1997-12-11

Applicant: KROENKE MATTHIAS

Inventor： KROENKE MATTHIAS

IPC: G01C21/00 ,  G08G1/123 ,  G08G1/127 ,  G01C21/02 ,  G01N15/00

Abstract: The method uses a miniature HF transmitter (2) in the form of a chip card incorporated in the monitored object (1), for providing a data telegram identifying the object at programmed time intervals, received by a reception station (5) for a GSM communications network and/or geostationary satellites, for determining each position of the object. The object position can be transmitted to a central computer upon verification of an interrogation code, with a tariff charge calculated for each interrogation. An Independent claim for a transport and position monitoring system is also included.

公开(公告)号：CA2252997A1

公开(公告)日：1999-05-28

申请号：CA2252997

申请日：1998-11-06

Applicant: KROENKE MATTHIAS

Inventor： KROENKE MATTHIAS

IPC: G08B13/22 ,  G08G1/127 ,  H04B1/59 ,  H04W64/00 ,  G01S5/14 ,  G08B15/00 ,  H04Q7/22

Abstract: The invention relates to a method and a system for monitoring the transportation and positioning of moving objects, a miniaturised high frequency transmitter being attached first of all to the object and the high frequency transmitter after clearance sending a data telegram in pre-set programmable intervals of time, the data telegram clearly identifying the object. The data telegrams are received by reception stations of a preferably GSM telecommunication network and/or from geostationary location satellites. The received data are stored and serve to locate the respective transmission place via radio cells of the GSM network and/or of the satellite location system. The stored data about the position or the transport route of the respective object are then transmitted upon inquiry and after identification by pre-setting and checking of a code word. The data storage for a multiplicity of objects is achieved by means of a central computer which is used at the same time for calculating and billing of costs per inquiry.

公开(公告)号：WO2002089202A2

公开(公告)日：2002-11-07

申请号：PCT/EP2002/004067

申请日：2002-04-11

Applicant: INFINEON TECHNOLOGIES AG ,  GUSTIN, Wolfgang ,  WANG, Kae-Horng ,  KROENKE, Matthias

Inventor： GUSTIN, Wolfgang ,  WANG, Kae-Horng ,  KROENKE, Matthias

IPC: H01L21/8246

CPC classification number: H01L21/76897 ,  H01L21/76816 ,  H01L27/115 ,  H01L27/11521

Abstract: Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine integrierte Schaltung mit den Schritten: Herstellungsverfahren für eine integrierte Schaltung mit den Schritten: Bereitstellen eines Substrats (1) mit mindestens einem ersten, zweiten und dritten auf der Substratoberfläche vorgesehenen, ungefähr gleich hohen Gatestapel (GS1, GS2, GS3), wobei ein gemeinsamer aktiver Bereich (60) an der Substratoberfläche im Substrat (1) zwischen dem ersten und zweiten Gatestapel (GS1, GS2) vorgesehen ist; Vorsehen einer ersten Isolationsschicht (70) zum überdeckenden Einbetten des ersten, zweiten und dritten Gatestapels (GS1, GS2, GS3); Freilegen der Oberseite eines Gateanschlusses (20) des dritten Gatestapels (GS3); Vorsehen einer zweiten Isolationsschicht (80) zum Überdecken der Oberseite eines Gateanschlusses (20); Vorsehen einer Maske (M2) auf der resultierenden Struktur, welche eine erste Öffnung (F2a) oberhalb der freigelegten Oberseite des Gateanschlusses (20) des dritten Gatestapels (GS3), eine zweite Öffnung (F2b) oberhalb des Substrats (1) zwischen dem dritten und dem zweiten Gatestapel (GS3, GS2) und eine dritte Öffnung (F2c) oberhalb des gemeinsamen aktiven Bereichs (60) aufweist, die den ersten und des zweiten Gatestapel (GS1, GS2) teilweise überlappt; und gleichzeitiges Bilden eines ersten, zweiten und dritten Kontaktlochs (KB, KS, KG) durch einen Ätzprozeß unter Verwendung der Maske (M2), wobei das erste Kontaktloch (KB) den gemeinsamen aktiven Bereich (60) an der Substratoberfläche zwischen dem ersten und zweiten Gatestapel (GS1, GS2), das zweite Kontaktloch (KS) die Substratoberfläche zwischen dem zweiten und dritten Gatestapel (GS2, GS2) und das dritte Kontaktloch (KG) die Oberseite des Gateanschlusses (20) des dritten Gatestapels (GS3) freilegt.

Abstract translation: 本发明提供了一种制造包括以下步骤的集成电路的方法，包括：为包括以下步骤的集成电路的制造过程：提供衬底（1）具有至少第一，第二和第三规定的基板表面上约等于高栅极堆叠（GS1，GS2 ，GS3），其特征在于，提供了一种公共有源区（60）在所述第一和第二栅极堆叠（GS1，GS2）之间的衬底（1）在基板表面上; 用于覆盖嵌入所述第一，第二和第三栅极堆叠（GS1，GS2，GS3）提供第一绝缘层（70）; 暴露第三栅极堆叠（GS3）的栅极端子（20）的顶表面上; 用于覆盖的栅极端子的顶部（20）提供的第二绝缘层（80）; 提供具有上述第三和之间的第三栅极堆叠（GS3），第二开口（F2B）在基板上面（1）的栅极端子（20）的暴露的上表面上的第一开口（素F2α）在所得到的结构的掩模（M2） 具有第二栅极堆叠（GS3，GS2）和公共有源区（60），其部分地重叠第一和第二栅极堆叠（GS1，GS2）上方的第三开口（F2C）; 和同时形成第一，第二和第三接触孔（KB，KS，KG）通过使用掩模（M2）的蚀刻过程中，所述第一接触孔（KB），以在第一和第二之间的衬底表面上的公共有源区（60） 栅极堆叠（GS1，GS2），第二接触孔（KS）中，第二和第三栅极堆叠（GS2，GS2）和第三接触孔（KG）的第三栅极堆叠的栅极端子（20）的上表面之间的衬底表面（GS3）覆盖。

公开(公告)号：WO02091432A3

公开(公告)日：2003-05-01

申请号：PCT/EP0204422

申请日：2002-04-22

Applicant: INFINEON TECHNOLOGIES AG ,  HARTNER WALTER ,  GABRIC ZVONIMIR ,  KROENKE MATTHIAS ,  SCHINDLER GUENTHER

Inventor： HARTNER WALTER ,  GABRIC ZVONIMIR ,  KROENKE MATTHIAS ,  SCHINDLER GUENTHER

IPC: H01L27/04 ,  H01L21/02 ,  H01L21/822 ,  H01L21/8242 ,  H01L21/8246 ,  H01L23/00 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L21/768

CPC classification number: H01L28/55 ,  H01L23/564 ,  H01L27/11502 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The invention relates to a microelectronic structure, which provides improved protection of a hydrogen-sensitive dielectric against hydrogen contamination. According to the invention, the hydrogen-sensitive dielectric (14) is covered at least by an intermediate oxide (18), whose material thickness is at least five times the thickness of the hydrogen-sensitive dielectric. The intermediate oxide (18) simultaneously acts as an intermetal dielectric and is metallized on its surface for this purpose. The intermediate oxide (18), which has a sufficient thickness, absorbs the hydrogen that may be released during the deposition of a hydrogen barrier layer (22, 26), thus protecting the hydrogen-sensitive dielectric (14).

Abstract translation: 建议用之前的氢污染氢敏感电介质的改进的保护微电子结构。 为了这个目的，提供了氢气敏感电介质（14），以至少覆盖中间氧化物（18），其厚度为氢敏电介质的厚度的至少五倍。 中间氧化物（18）同时用作金属间介电，并且因此携带在其上侧金属化。 的足够厚的中间氧化物（18）吸收可能在氢阻挡层（22，26）释放的氢的沉积和保护氢敏感电介质（14）。

公开(公告)号：WO2002091432A2

公开(公告)日：2002-11-14

申请号：PCT/EP2002/004422

申请日：2002-04-22

Applicant: INFINEON TECHNOLOGIES AG ,  HARTNER, Walter ,  GABRIC, Zvonimir ,  KROENKE, Matthias ,  SCHINDLER, Guenther

Inventor： HARTNER, Walter ,  GABRIC, Zvonimir ,  KROENKE, Matthias ,  SCHINDLER, Guenther

IPC: H01L

CPC classification number: H01L28/55 ,  H01L23/564 ,  H01L27/11502 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Es wird eine mikroelektronische Struktur mit einem verbesserten Schutz eines wasserstoffempfindlichen Dielektrikums vor einer Wasserstoffkontamination vorgeschlagen. Dazu ist vorgesehen, das wasserstoffempfindliche Dielektrikum (14) zumindest mit einem Zwischenoxid (18) zu bedecken, dessen Materialstärke mindestens das Fünffache der Dicke des wasserstoffempfindlichen Dielektrikums beträgt. Das Zwischenoxid (18) dient gleichzeitig als Intermetalldielektrikum, und trägt somit auf seiner Oberseite eine Metallisierung. Das ausreichend dicke Zwischenoxid (18) absorbiert den eventuell bei der Abscheidung einer Wasserstoffbarrierenschicht (22, 26) freiwerdenden Wasserstoff und schützt so das wasserstoffempfindliche Dielektrikum (14).

Abstract translation: 建议用之前的氢污染氢敏感电介质的改进的保护微电子结构。 为了这个目的，提供了氢气敏感电介质（14），以至少覆盖中间氧化物（18），其厚度为氢敏电介质的厚度的至少五倍。 中间氧化物（18）同时用作金属间介电，并且因此携带在其上侧金属化。 的足够厚的中间氧化物（18）吸收可能在氢阻挡层（22，26）释放的氢的沉积和保护氢敏感电介质（14）。

公开(公告)号：WO2002065518A2

公开(公告)日：2002-08-22

申请号：PCT/DE2001/004790

申请日：2001-12-18

Applicant: INFINEON TECHNOLOGIES AG ,  KASKO, Igor ,  KROENKE, Matthias ,  MIKOLAJICK, Thomas

Inventor： KASKO, Igor ,  KROENKE, Matthias ,  MIKOLAJICK, Thomas

IPC: H01L21/02

CPC classification number: H01L21/7687 ,  H01L21/76888 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

Abstract: Bei einem Verfahren zur Herstellung von im Stackprinzip aufgebauten ferroelektrischen Kondensatoren zur Anwendung in integrierten, Halbleiterspeicherbausteinen weisen die einzelnen Kondensatormodule (10, 11) eine Sauerstoffbarriere (4a, 4b) zwischen einer unteren Kondensatorelektrode (5a, 5b) und einem elektrisch leitenden Plug (1a, 1b) auf. Eine unstrukturierte Hafschicht (3) wird dort wo sie nicht von der jeweiligen Sauerstoffbarriere (4a, 4b) bedeckt ist, von dem Sauerstoff, der beim Temperungsvorgang des Ferroelektrikums (6a, 6b) entsteht, aufoxidiert und bildet dort isolierende Abschnitte, so dass die unteren Kondensatorelektroden (5a, 5b9 der ferroelektrischen Kondensatoren (10, 11) elektrisch voneinander isoliert sind. Dadurch entfällt der Strukturierungsschritt für die Haftschicht (3) und ausserdem kann diese Schicht (3) zum Gettern von Sauerstoff und zur Hemmung von Sauerstoffdiffusion zum Plug dienen.

Abstract translation:

在用于生产在堆栈原则强电介质电容器建成用于集成半导体存储装置的方法，所述个别电容器模块（10，11）具有氧阻隔（4A，4B）的下电容器电极之间（5A，5B） 和导电插头（1a，1b）。 非结构化Hafschicht（3），在那里它们（4A，4B）是通过在铁电体的退火过程中的氧所覆盖的相应的氧屏障的不（6A，6B）形成，氧化的和形式的绝缘部分，使得下 电容器电极（图5a中，铁电电容器（10的​​5B9，11）彼此电绝缘这＆N AUML ;. LLT图案形成步骤f导航使用R，粘接剂层（3），进而可以此层（3），用于吸杂氧和抑制氧扩散至 即插即用服务。

公开(公告)号：WO02089202A3

公开(公告)日：2003-02-20

申请号：PCT/EP0204067

申请日：2002-04-11

Applicant: INFINEON TECHNOLOGIES AG ,  GUSTIN WOLFGANG ,  WANG KAE-HORNG ,  KROENKE MATTHIAS

Inventor： GUSTIN WOLFGANG ,  WANG KAE-HORNG ,  KROENKE MATTHIAS

IPC: H01L21/283 ,  H01L21/302 ,  H01L21/461 ,  H01L21/4763 ,  H01L21/60 ,  H01L21/768 ,  H01L21/822 ,  H01L21/8242 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/76897 ,  H01L21/76816 ,  H01L27/115 ,  H01L27/11521

Abstract: The invention relates to a method for the production of an integrated circuit, comprising the following steps: a substrate (1) is provided with at least one first, second and third gate stack (GS1, GS2, GS3) of approximately the same height on the surface of said substrate, a common active area (60) being provided on the surface of the substrate in said substrate (1) between the first and second gate stack (GS1, GS2); a first insulating layer (70) is provided in order to cover the embedding of the first, second and third gate stack (GS1, GS2, GS3); the upper side of a gate connection (20) of the third gate stack (GS3) is uncovered; a second insulating layer (80) is provided in order to cover the upper side of a gate connection (20); a mask (M2) is provided on the resulting structure having a first opening (F2a) above the uncovered upper side of the gate connection (20) of the third gate stack (GS3), a second opening (F2b) above the substrate (1) between the third and second gate stack (GS3, GS2) and a third opening (F2c) above the common active area (60), partially overlapping the first and second gate stack (GS1, GS2), and simultaneously forming a first, second and third contact hole (KB, KS, KG) using said mask (32) in an etching process, the first contact hole (KB) uncovering the common active area (60) on the surface of the substrate between the first and second gate stack (GS1, GS2), the second contact hole (KS) uncovering the surface of the substrate between the second and third gate stack (GS2, GS2) and the third contact hole (KG) uncovering the upper side of the gate connection (20) of the third gate stack (GS3).

Abstract translation: 本发明提供了一种制造包括以下步骤的集成电路的方法，包括：为包括以下步骤的集成电路的制造过程：提供衬底（1）具有至少第一，第二和第三规定的基板表面上约等于高栅极堆叠（GS1，GS2 ，GS3），其特征在于，提供了一种公共有源区（60）在所述第一和第二栅极堆叠（GS1，GS2）之间的衬底（1）在基板表面上; 用于覆盖嵌入所述第一，第二和第三栅极堆叠（GS1，GS2，GS3）提供第一绝缘层（70）; 暴露第三栅极堆叠（GS3）的栅极端子（20）的顶表面上; 用于覆盖的栅极端子的顶部（20）提供的第二绝缘层（80）; 提供具有上述第三和之间的第三栅极堆叠（GS3），第二开口（F2B）在基板上面（1）的栅极端子（20）的暴露的上表面上的第一开口（素F2α）在所得到的结构的掩模（M2） 具有第二栅极堆叠（GS3，GS2）和公共有源区（60），其部分地重叠第一和第二栅极堆叠（GS1，GS2）上方的第三开口（F2C）; 和同时形成第一，第二和第三接触孔（KB，KS，KG）通过使用掩模（M2）的蚀刻过程中，所述第一接触孔（KB），以在第一和第二之间的衬底表面上的公共有源区（60） 栅极堆叠（GS1，GS2），第二接触孔（KS）中，第二和第三栅极堆叠（GS2，GS2）和第三接触孔（KG）的第三栅极堆叠的栅极端子（20）的上表面之间的衬底表面（GS3）覆盖。

公开(公告)号：WO02065518A3

公开(公告)日：2002-11-21

申请号：PCT/DE0104790

申请日：2001-12-18

Applicant: INFINEON TECHNOLOGIES AG ,  KASKO IGOR ,  KROENKE MATTHIAS ,  MIKOLAJICK THOMAS

Inventor： KASKO IGOR ,  KROENKE MATTHIAS ,  MIKOLAJICK THOMAS

IPC: H01L27/105 ,  H01L21/02 ,  H01L21/768 ,  H01L21/8246 ,  H01L27/115

CPC classification number: H01L21/7687 ,  H01L21/76888 ,  H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

Abstract: The invention relates to a method for the production of ferroelectric capacitors structured according to the stack principle, which are used in integrated semiconductor memory chips, wherein the individual capacitor modules (10, 11) have an oxygen barrier (4a, 4b) between a lower capacitor electrode (5a, 5b) and an electrically conductive plug (1a, 1b). At a site where it is not covered by the corresponding oxygen barrier (4a, 4b), an unstructured adhesive layer (3) is oxidized by the oxygen arising during the tempering process of the ferroelectric (6a, 6b) and forms insulating segments at said site in such a way that the lower capacitor electrodes (5a, 5b) of the ferroelectric capacitors (10, 11) are electrically insulated from one another. This makes it possible to eliminate the structuring step of the adhesive layer (3). Furthermore, said layer (3) serves as a getter of oxygen and inhibits the diffusion of oxygen to the plug.

Abstract translation: 在用于生产在堆栈原则强电介质电容器建成为在集成的半导体存储器装置中使用的方法，所述个别电容器模块（10，11）具有氧阻隔（4A，4B）的下电容器电极之间（5A，5B）和导电插头（1A， 图1b）。 非结构化Hafschicht（3），在那里它们（4A，4B）是通过在铁电体的退火过程中的氧所覆盖的相应的氧屏障的不（6A，6B）形成，氧化的和形式的绝缘部分，使得下 电容器电极（图5a中，铁电电容器（10的​​5B9，11）彼此电绝缘。这消除了对粘接剂层（3），并且还，该层（3）可以被用于堵塞用于吸杂氧和抑制氧气扩散的图案化步骤。

公开(公告)号：WO03007355A3

公开(公告)日：2003-09-18

申请号：PCT/EP0207507

申请日：2002-07-05

Applicant: INFINEON TECHNOLOGIES AG ,  KROENKE MATTHIAS ,  STAUB RALF ,  WANG KAE-HORNG

Inventor： KROENKE MATTHIAS ,  STAUB RALF ,  WANG KAE-HORNG

IPC: H01L21/60 ,  H01L21/768 ,  H01L21/8242 ,  H01L27/108 ,  H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/10829

Abstract: The invention relates to the production of one (or several) contacts on one or several active areas of a semiconductor disk, whereby one or several insulated control lines can be arranged on the active areas to be contacted. The control lines can, for example, be gate lines. The semiconductor element is produced in the following manner: a polysilicon layer is deposited on the semiconductor disk, the polysilicon layer is structured in order to produce a polysilicon contact over the active area, whereby the polysilicon contact covers the two control lines in an at least partial manner, a first insulator layer is applied to the semiconductor disk incorporating said polysilicon contact, the first insulator layer is partially removed to reveal the covering surface of the polysilicon contact and a metal layer is applied to the semiconductor disk for the electrical contacting of the polysilicon contact.

Abstract translation: 有在半导体晶片的一个或多个有源区，其中一个或多个分离的控制线可以被布置在有源区域的一个（或更多个）触点被接触生成。 控制线可以是，例如，到栅极线。 的半导体器件如下制造：在多晶硅接触的嵌入在半导体晶片上沉积多晶硅层，图案化多晶硅层以形成在所述有源区中的多晶硅接触，其中，所述多晶硅接触至少覆盖两条控制线部分，在半导体晶片上施加第一绝缘层 ，部分去除所述第一绝缘层以暴露该多晶硅接触的顶部表面和该半导体晶片上施加金属层用于使多晶硅接触的电接触。