-
公开(公告)号：CN107690703A
公开(公告)日：2018-02-13
申请号：CN201580077872.0
申请日：2015-05-01
Applicant: 东芝存储器株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11556 , G11C16/0483 , G11C16/10 , H01L21/76885 , H01L23/528 , H01L27/11521 , H01L29/7889
Abstract: 本发明的实施方式的半导体存储装置具备：多根半导体柱，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向排列；两条配线，在所述第2方向延伸，且在相对于所述第1方向及所述第2方向交叉的第3方向上，设置于所述多根半导体柱的两侧；及电极膜，配置于各所述半导体柱与各所述配线之间。所述两条配线能够相互独立驱动。
-
公开(公告)号：CN107533977A
公开(公告)日：2018-01-02
申请号：CN201580077335.6
申请日：2015-03-02
Applicant: 东芝存储器株式会社
IPC: H01L21/336 , H01L27/11524 , H01L29/788 , H01L29/792
CPC classification number: H01L29/42324 , H01L27/11524 , H01L27/11556 , H01L29/40114 , H01L29/7883
Abstract: 实施方式的半导体存储装置包括一对第1电极、半导体柱、柱间绝缘部件、第1绝缘膜、第2电极、及第2绝缘膜。所述一对第1电极是相互隔开地沿第1方向延伸。所述半导体柱及所述柱间绝缘部件是在所述一对第1电极间沿所述第1方向交替地排列。所述半导体柱及所述柱间绝缘部件是沿相对于所述第1方向交叉的第2方向延伸。所述第1绝缘膜设置于所述半导体柱的周围。所述第2电极设置于所述一对第1电极的各者与所述第1绝缘膜之间。所述第2电极未设置于所述半导体柱与所述柱间绝缘部件之间。所述第2绝缘膜设置于所述第2电极与所述第1电极之间。
-
公开(公告)号：CN107195633B
公开(公告)日：2020-12-04
申请号：CN201710084050.6
申请日：2017-02-16
Applicant: 东芝存储器株式会社
IPC: H01L27/11551
Abstract: 本申请案涉及一种半导体存储装置及其制造方法。半导体存储装置具有第1结构体、第2结构体及多个布线。第1及第2结构体在第1方向隔离，在第2方向延伸。多个布线设在第1与第2结构体之间，在第2方向延伸，沿第3方向相互隔离排列。第3方向对包含第1及第2方向的平面交叉。第1及第2结构体具有绝缘构件、柱状体及绝缘膜。绝缘构件及柱状体沿第2方向交替排列，在第3方向延伸。绝缘膜设在柱状体与第1布线之间。柱状体具有第1、第2半导体构件及电极。第1及第2半导体构件沿第1方向相互隔离，在第3方向延伸。电极设在第1半导体构件与各第1布线之间。第1结构体的绝缘构件及第2结构体的绝缘构件与多个第1布线相接。
-
公开(公告)号：CN107431074B
公开(公告)日：2020-11-10
申请号：CN201580077508.4
申请日：2015-03-09
Applicant: 东芝存储器株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L29/788 , H01L29/792
Abstract: 本发明实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。
-
公开(公告)号：CN107534046B
公开(公告)日：2020-09-08
申请号：CN201580077300.2
申请日：2015-03-02
Applicant: 东芝存储器株式会社
IPC: H01L27/11524
Abstract: 实施方式的半导体存储装置包括：半导体柱，沿第1方向延伸；第1电极，沿相对于所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述第1电极与所述第2电极之间、及所述第1电极的所述第1方向两侧；第2绝缘膜，设置在所述第2电极与所述第1绝缘膜之间、及所述第2电极的所述第1方向两侧；第3绝缘膜，设置在所述第2电极与所述半导体柱之间；及导电膜，设置在夹于所述第1绝缘膜与所述第2绝缘膜之间的区域内。
-
Patent Agency Ranking
公开(公告)号：CN108630692A
公开(公告)日：2018-10-09
申请号：CN201710664482.4
申请日：2017-08-04
Applicant: 东芝存储器株式会社
IPC: H01L27/11526 , H01L27/11524
CPC classification number: H01L27/11521 , H01L27/11519 , H01L27/11524 , H01L27/11548 , H01L27/11556
Abstract: 本发明的实施方式提供一种高集成度的半导体存储装置。实施方式的半导体存储装置具备：第1电极膜及第2电极膜，沿着第1方向及第2方向扩展；第1绝缘板，沿着第2方向上相互隔开的两列而配置，在各列中沿着第1方向间断地配置；第2绝缘板，设置于两列间，沿着n列而配置，在各列中沿着第1方向间断地配置；第3绝缘板，设置于两列中的一列与由第2绝缘板组成的列之间，沿着第1方向间断地配置；第1绝缘部件，设置于第1绝缘板与第3绝缘板之间；以及第2绝缘部件，设置于第2绝缘板与第3绝缘板之间。第1电极膜在两列间被分割为两个部分。第2电极膜在两列间被分割为{(n+1)×2}个部分。
-
公开(公告)号：CN107204337A
公开(公告)日：2017-09-26
申请号：CN201710017835.1
申请日：2017-01-11
Applicant: 东芝存储器株式会社
IPC: H01L27/115
Abstract: 本发明涉及一种半导体存储装置及其制造方法。该半导体存储装置具备：半导体衬底；第1绝缘膜，设置在半导体衬底上；第1导电膜，设置在第1绝缘膜上的第1区域；第2导电膜，设置在第1绝缘膜上的第2区域；第1积层体，设置在第1导电膜上；第2积层体，设置在第2导电膜及其周边的区域上；第1半导体支柱；2根导电体支柱；及设置在第1半导体支柱与电极膜之间电荷累积部件。在第1积层体，沿着从半导体衬底朝向第1绝缘膜的第1方向交替地积层有第2绝缘膜及电极膜。在第2积层体，沿着第1方向交替地积层有第3绝缘膜及第1膜。第1、2半导体支柱分别在第1、2积层体内沿第1方向延伸，且下端分别与第1导电膜或与半导体衬底连接。
-
公开(公告)号：CN113410242A
公开(公告)日：2021-09-17
申请号：CN202110696604.4
申请日：2015-05-01
Applicant: 东芝存储器株式会社
IPC: H01L27/11556 , H01L27/11521 , H01L21/768 , H01L23/528
Abstract: 本发明的实施方式的半导体存储装置具备：多根半导体柱，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向排列；两条配线，在所述第2方向延伸，且在相对于所述第1方向及所述第2方向交叉的第3方向上，设置于所述多根半导体柱的两侧；及电极膜，配置于各所述半导体柱与各所述配线之间。所述两条配线能够相互独立驱动。
-
公开(公告)号：CN107690703B
公开(公告)日：2021-07-13
申请号：CN201580077872.0
申请日：2015-05-01
Applicant: 东芝存储器株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L29/788 , H01L29/792
Abstract: 本发明的实施方式的半导体存储装置具备：多根半导体柱，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向排列；两条配线，在所述第2方向延伸，且在相对于所述第1方向及所述第2方向交叉的第3方向上，设置于所述多根半导体柱的两侧；及电极膜，配置于各所述半导体柱与各所述配线之间。所述两条配线能够相互独立驱动。
-
公开(公告)号：CN107204337B
公开(公告)日：2021-02-09
申请号：CN201710017835.1
申请日：2017-01-11
Applicant: 东芝存储器株式会社
IPC: H01L27/11568
Abstract: 本发明涉及一种半导体存储装置及其制造方法。该半导体存储装置具备：半导体衬底；第1绝缘膜，设置在半导体衬底上；第1导电膜，设置在第1绝缘膜上的第1区域；第2导电膜，设置在第1绝缘膜上的第2区域；第1积层体，设置在第1导电膜上；第2积层体，设置在第2导电膜及其周边的区域上；第1半导体支柱；2根导电体支柱；及设置在第1半导体支柱与电极膜之间电荷累积部件。在第1积层体，沿着从半导体衬底朝向第1绝缘膜的第1方向交替地积层有第2绝缘膜及电极膜。在第2积层体，沿着第1方向交替地积层有第3绝缘膜及第1膜。第1、2半导体支柱分别在第1、2积层体内沿第1方向延伸，且下端分别与第1导电膜或与半导体衬底连接。
-
-
-
-
-
-
-
-
-
Search Results
23
records
(took 0.042 seconds)
