公开(公告)号：CN107195633A

公开(公告)日：2017-09-22

申请号：CN201710084050.6

申请日：2017-02-16

Applicant: 东芝存储器株式会社

Inventor： 永嶋贤史 ,  山本克美 ,  酒池耕平 ,  加藤竜也 ,  菊谷圭介 ,  荒井史隆 ,  村越笃 ,  竹内俊一 ,  関根克行

IPC: H01L27/11551

CPC classification number: H01L27/11556 ,  H01L27/11519 ,  H01L29/0649 ,  H01L27/11551

Abstract: 本申请案涉及一种半导体存储装置及其制造方法。半导体存储装置具有第1结构体、第2结构体及多个布线。第1及第2结构体在第1方向隔离，在第2方向延伸。多个布线设在第1与第2结构体之间，在第2方向延伸，沿第3方向相互隔离排列。第3方向对包含第1及第2方向的平面交叉。第1及第2结构体具有绝缘构件、柱状体及绝缘膜。绝缘构件及柱状体沿第2方向交替排列，在第3方向延伸。绝缘膜设在柱状体与第1布线之间。柱状体具有第1、第2半导体构件及电极。第1及第2半导体构件沿第1方向相互隔离，在第3方向延伸。电极设在第1半导体构件与各第1布线之间。第1结构体的绝缘构件及第2结构体的绝缘构件与多个第1布线相接。

公开(公告)号：CN107204337B

公开(公告)日：2021-02-09

申请号：CN201710017835.1

申请日：2017-01-11

Applicant: 东芝存储器株式会社

Inventor： 荒井史隆 ,  加藤竜也 ,  永嶋贤史 ,  関根克行 ,  渡边优太 ,  菊谷圭介 ,  村越笃

IPC: H01L27/11568

Abstract: 本发明涉及一种半导体存储装置及其制造方法。该半导体存储装置具备：半导体衬底；第1绝缘膜，设置在半导体衬底上；第1导电膜，设置在第1绝缘膜上的第1区域；第2导电膜，设置在第1绝缘膜上的第2区域；第1积层体，设置在第1导电膜上；第2积层体，设置在第2导电膜及其周边的区域上；第1半导体支柱；2根导电体支柱；及设置在第1半导体支柱与电极膜之间电荷累积部件。在第1积层体，沿着从半导体衬底朝向第1绝缘膜的第1方向交替地积层有第2绝缘膜及电极膜。在第2积层体，沿着第1方向交替地积层有第3绝缘膜及第1膜。第1、2半导体支柱分别在第1、2积层体内沿第1方向延伸，且下端分别与第1导电膜或与半导体衬底连接。

公开(公告)号：CN107431074A

公开(公告)日：2017-12-01

申请号：CN201580077508.4

申请日：2015-03-09

Applicant: 东芝存储器株式会社

Inventor： 坂本渉 ,  加藤竜也 ,  渡边优太 ,  関根克行 ,  岩本敏幸 ,  荒井史隆

IPC: H01L27/11556 ,  H01L27/11582 ,  H01L29/788 ,  H01L29/792

Abstract: 本发明实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。

公开(公告)号：CN107195633B

公开(公告)日：2020-12-04

申请号：CN201710084050.6

申请日：2017-02-16

Applicant: 东芝存储器株式会社

Inventor： 永嶋贤史 ,  山本克美 ,  酒池耕平 ,  加藤竜也 ,  菊谷圭介 ,  荒井史隆 ,  村越笃 ,  竹内俊一 ,  関根克行

IPC: H01L27/11551

Abstract: 本申请案涉及一种半导体存储装置及其制造方法。半导体存储装置具有第1结构体、第2结构体及多个布线。第1及第2结构体在第1方向隔离，在第2方向延伸。多个布线设在第1与第2结构体之间，在第2方向延伸，沿第3方向相互隔离排列。第3方向对包含第1及第2方向的平面交叉。第1及第2结构体具有绝缘构件、柱状体及绝缘膜。绝缘构件及柱状体沿第2方向交替排列，在第3方向延伸。绝缘膜设在柱状体与第1布线之间。柱状体具有第1、第2半导体构件及电极。第1及第2半导体构件沿第1方向相互隔离，在第3方向延伸。电极设在第1半导体构件与各第1布线之间。第1结构体的绝缘构件及第2结构体的绝缘构件与多个第1布线相接。

公开(公告)号：CN107431074B

公开(公告)日：2020-11-10

申请号：CN201580077508.4

申请日：2015-03-09

Applicant: 东芝存储器株式会社

Inventor： 坂本渉 ,  加藤竜也 ,  渡边优太 ,  関根克行 ,  岩本敏幸 ,  荒井史隆

IPC: H01L27/11556 ,  H01L27/11582 ,  H01L29/788 ,  H01L29/792

Abstract: 本发明实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。

公开(公告)号：CN107204337A

公开(公告)日：2017-09-26

申请号：CN201710017835.1

申请日：2017-01-11

Applicant: 东芝存储器株式会社

Inventor： 荒井史隆 ,  加藤竜也 ,  永嶋贤史 ,  関根克行 ,  渡边优太 ,  菊谷圭介 ,  村越笃

IPC: H01L27/115

Abstract: 本发明涉及一种半导体存储装置及其制造方法。该半导体存储装置具备：半导体衬底；第1绝缘膜，设置在半导体衬底上；第1导电膜，设置在第1绝缘膜上的第1区域；第2导电膜，设置在第1绝缘膜上的第2区域；第1积层体，设置在第1导电膜上；第2积层体，设置在第2导电膜及其周边的区域上；第1半导体支柱；2根导电体支柱；及设置在第1半导体支柱与电极膜之间电荷累积部件。在第1积层体，沿着从半导体衬底朝向第1绝缘膜的第1方向交替地积层有第2绝缘膜及电极膜。在第2积层体，沿着第1方向交替地积层有第3绝缘膜及第1膜。第1、2半导体支柱分别在第1、2积层体内沿第1方向延伸，且下端分别与第1导电膜或与半导体衬底连接。