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公开(公告)号：CN107534046A
公开(公告)日：2018-01-02
申请号：CN201580077300.2
申请日：2015-03-02
Applicant: 东芝存储器株式会社
IPC: H01L27/11524
Abstract: 实施方式的半导体存储装置包括：半导体柱，沿第1方向延伸；第1电极，沿相对于所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述第1电极与所述第2电极之间、及所述第1电极的所述第1方向两侧；第2绝缘膜，设置在所述第2电极与所述第1绝缘膜之间、及所述第2电极的所述第1方向两侧；第3绝缘膜，设置在所述第2电极与所述半导体柱之间；及导电膜，设置在夹于所述第1绝缘膜与所述第2绝缘膜之间的区域内。
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公开(公告)号：CN107533978A
公开(公告)日：2018-01-02
申请号：CN201580077649.6
申请日：2015-06-04
Applicant: 东芝存储器株式会社
IPC: H01L21/336 , H01L27/11524 , H01L29/788 , H01L29/792
Abstract: 本实施方式的半导体存储装置具备：半导体柱，朝第1方向延伸；第1电极，朝与所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述半导体柱与所述第2电极之间；及第2绝缘膜，设置在所述第1电极与所述第2电极之间。所述第2电极具有：薄板部，配置在所述第1电极侧；及厚板部，配置在所述半导体柱侧，且所述第1方向的长度长于所述薄板部。
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公开(公告)号：CN110620116A
公开(公告)日：2019-12-27
申请号：CN201910093561.3
申请日：2019-01-30
Applicant: 东芝存储器株式会社
IPC: H01L27/11582 , H01L27/11568
Abstract: 本发明的实施方式提供一种能提高接触部的加工性的半导体存储装置及其制造方法。实施方式中的半导体存储装置具有：半导体基板；叠层体，由多个电极层沿垂直于半导体基板的第1方向叠层在半导体基板上而形成；第1绝缘体，沿与第1方向正交的第2方向将叠层体分断，平行于半导体基板，且沿与第2方向正交的第3方向延伸；接触部，在利用第1绝缘体连续地包围叠层体的一部分而成的第1区域内，沿第1方向贯通叠层体；及存储部，于在第3方向上与第1区域邻接的第2区域内，沿第1方向贯通叠层体及第1绝缘体。第1区域的第2方向上的第1宽度大于第2区域内的被第1绝缘体分断的电极层的第2方向上的第2宽度。
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公开(公告)号：CN107533977A
公开(公告)日：2018-01-02
申请号：CN201580077335.6
申请日：2015-03-02
Applicant: 东芝存储器株式会社
IPC: H01L21/336 , H01L27/11524 , H01L29/788 , H01L29/792
CPC classification number: H01L29/42324 , H01L27/11524 , H01L27/11556 , H01L29/40114 , H01L29/7883
Abstract: 实施方式的半导体存储装置包括一对第1电极、半导体柱、柱间绝缘部件、第1绝缘膜、第2电极、及第2绝缘膜。所述一对第1电极是相互隔开地沿第1方向延伸。所述半导体柱及所述柱间绝缘部件是在所述一对第1电极间沿所述第1方向交替地排列。所述半导体柱及所述柱间绝缘部件是沿相对于所述第1方向交叉的第2方向延伸。所述第1绝缘膜设置于所述半导体柱的周围。所述第2电极设置于所述一对第1电极的各者与所述第1绝缘膜之间。所述第2电极未设置于所述半导体柱与所述柱间绝缘部件之间。所述第2绝缘膜设置于所述第2电极与所述第1电极之间。
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公开(公告)号：CN107204337B
公开(公告)日：2021-02-09
申请号：CN201710017835.1
申请日：2017-01-11
Applicant: 东芝存储器株式会社
IPC: H01L27/11568
Abstract: 本发明涉及一种半导体存储装置及其制造方法。该半导体存储装置具备：半导体衬底；第1绝缘膜，设置在半导体衬底上；第1导电膜，设置在第1绝缘膜上的第1区域；第2导电膜，设置在第1绝缘膜上的第2区域；第1积层体，设置在第1导电膜上；第2积层体，设置在第2导电膜及其周边的区域上；第1半导体支柱；2根导电体支柱；及设置在第1半导体支柱与电极膜之间电荷累积部件。在第1积层体，沿着从半导体衬底朝向第1绝缘膜的第1方向交替地积层有第2绝缘膜及电极膜。在第2积层体，沿着第1方向交替地积层有第3绝缘膜及第1膜。第1、2半导体支柱分别在第1、2积层体内沿第1方向延伸，且下端分别与第1导电膜或与半导体衬底连接。
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Patent Agency Ranking
公开(公告)号：CN107431074A
公开(公告)日：2017-12-01
申请号：CN201580077508.4
申请日：2015-03-09
Applicant: 东芝存储器株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L29/788 , H01L29/792
Abstract: 本发明实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。
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公开(公告)号：CN107431074B
公开(公告)日：2020-11-10
申请号：CN201580077508.4
申请日：2015-03-09
Applicant: 东芝存储器株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L29/788 , H01L29/792
Abstract: 本发明实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。
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公开(公告)号：CN107534046B
公开(公告)日：2020-09-08
申请号：CN201580077300.2
申请日：2015-03-02
Applicant: 东芝存储器株式会社
IPC: H01L27/11524
Abstract: 实施方式的半导体存储装置包括：半导体柱，沿第1方向延伸；第1电极，沿相对于所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述第1电极与所述第2电极之间、及所述第1电极的所述第1方向两侧；第2绝缘膜，设置在所述第2电极与所述第1绝缘膜之间、及所述第2电极的所述第1方向两侧；第3绝缘膜，设置在所述第2电极与所述半导体柱之间；及导电膜，设置在夹于所述第1绝缘膜与所述第2绝缘膜之间的区域内。
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公开(公告)号：CN107204337A
公开(公告)日：2017-09-26
申请号：CN201710017835.1
申请日：2017-01-11
Applicant: 东芝存储器株式会社
IPC: H01L27/115
Abstract: 本发明涉及一种半导体存储装置及其制造方法。该半导体存储装置具备：半导体衬底；第1绝缘膜，设置在半导体衬底上；第1导电膜，设置在第1绝缘膜上的第1区域；第2导电膜，设置在第1绝缘膜上的第2区域；第1积层体，设置在第1导电膜上；第2积层体，设置在第2导电膜及其周边的区域上；第1半导体支柱；2根导电体支柱；及设置在第1半导体支柱与电极膜之间电荷累积部件。在第1积层体，沿着从半导体衬底朝向第1绝缘膜的第1方向交替地积层有第2绝缘膜及电极膜。在第2积层体，沿着第1方向交替地积层有第3绝缘膜及第1膜。第1、2半导体支柱分别在第1、2积层体内沿第1方向延伸，且下端分别与第1导电膜或与半导体衬底连接。
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公开(公告)号：CN107548520B
公开(公告)日：2021-05-25
申请号：CN201580076924.2
申请日：2015-02-24
Applicant: 东芝存储器株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L21/336 , H01L29/788 , H01L29/792
Abstract: 本发明的实施方式提供一种可靠性高的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：半导体柱，在第1方向上延伸；第1电极，在相对于所述第1方向交叉的第2方向上延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述半导体柱与所述第2电极之间；第2绝缘膜，设置在所述第1电极与所述第2电极之间及所述第1电极的所述第1方向两侧；以及导电膜，设置在所述第2电极与所述第2绝缘膜之间，且未与所述第1绝缘膜相接。
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