公开(公告)号：CN106531639B

公开(公告)日：2019-12-13

申请号：CN201610236042.4

申请日：2016-04-15

Applicant: 东芝存储器株式会社

Inventor： 高野勇佑 ,  渡部武志

IPC: H01L21/52 ,  H01L21/56 ,  H01L23/13 ,  H01L23/29

Abstract: 本发明的实施方式提供一种在外观检查步骤中容易发现不良的半导体装置的制造方法及半导体装置。实施方式的半导体装置的制造方法包括将半导体芯片搭载于衬底的第1面上，所述衬底具有第1面、位于该第1面的相反侧的第2面及侧面，所述侧面位于所述第1面与所述第2面之间。在半导体芯片上形成树脂部，所述树脂部将半导体芯片的第1面密封。在树脂部的上表面上及树脂部的侧面上，形成导电性膜，所述导电性膜电连接于接地电位源。在含氧或氮的环境中，使金属在导电性膜上成膜，由此在导电性膜上形成金属氧化膜或金属氮化膜。

公开(公告)号：CN104716079B

公开(公告)日：2018-03-27

申请号：CN201410444602.6

申请日：2014-09-03

Applicant: 东芝存储器株式会社

Inventor： 涩谷克则 ,  井本孝志 ,  本间庄一 ,  渡部武志 ,  高野勇佑

IPC: H01L21/677

CPC classification number: H01L21/67265 ,  C23C14/54 ,  C23C14/56 ,  H01L21/67259 ,  H01L21/67288 ,  H01L23/552 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 本发明提供一种能够可靠性良好地进行电磁波屏蔽的半导体制造装置。半导体制造装置(1)包括：上盖，在将搭载着未屏蔽的半导体封装体的托盘载置于搬送载具的状态下，相比半导体封装体的上表面配置于更上方；及位移检测部，检测半导体封装体接触上盖的下表面并将上盖抬升至上方的异常。

公开(公告)号：CN110718544A

公开(公告)日：2020-01-21

申请号：CN201910147699.7

申请日：2019-02-27

Applicant: 东芝存储器株式会社

Inventor： 内田祐树 ,  渡部武志 ,  早川健 ,  天野彩那 ,  菅生悠树 ,  池部礼淑

IPC: H01L25/18 ,  H01L23/31 ,  H01L23/29

Abstract: 根据实施例的半导体装置包括衬底和提供在所述衬底上方的第一半导体芯片。第二半导体芯片提供在所述第一半导体芯片上方。相对于与所述衬底的安装表面正交的方向，间隔物芯片提供在所述第一半导体芯片与所述第二半导体芯片之间，所述间隔物芯片由第一树脂材料制成。第一粘合剂材料提供在所述间隔物芯片与所述衬底或所述第一半导体芯片之间。第二粘合剂材料提供在所述间隔物芯片与所述第二半导体芯片之间。第二树脂材料覆盖所述第一和第二半导体芯片以及所述间隔物芯片。

公开(公告)号：CN104716104B

公开(公告)日：2018-01-16

申请号：CN201410452964.X

申请日：2014-09-05

Applicant: 东芝存储器株式会社

Inventor： 涩谷克则 ,  井本孝志 ,  本间庄一 ,  渡部武志 ,  高野勇佑

IPC: H01L23/31 ,  H01L21/56

CPC classification number: H01L23/552 ,  H01L21/561 ,  H01L23/3128 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/00014

Abstract: 本发明提供一种能够谋求减少无用电磁波泄漏的半导体装置及其制造方法。实施方式的半导体装置包含包括上部及侧部的导电性屏蔽层，所述上部以覆盖密封树脂层的上表面的方式设置，所述侧部以覆盖密封树脂层的侧面及基板的侧面的方式设置。配线层的一部分包含露出于基板的侧面且沿着基板的厚度方向被切断的切断面。配线层的切断面中的接地配线的切断面与屏蔽层电连接。接地配线的切断面的面积大于与接地配线的切断面平行的接地配线的截面面积。

公开(公告)号：CN106373893B

公开(公告)日：2019-08-02

申请号：CN201610236602.6

申请日：2016-04-15

Applicant: 东芝存储器株式会社

Inventor： 本间庄一 ,  志摩真也 ,  高野勇佑 ,  渡部武志 ,  涩谷克则

IPC: H01L21/50 ,  H01L21/56 ,  H01L23/488

Abstract: 本发明的实施方式提供一种能够使半导体装置的制造容易的半导体装置及其制造方法。根据实施方式的制造方法，于在一面侧隔着粘接剂而包含多个半导体元件、且在另一面包含与半导体元件电连接的外部输入输出端子的衬底的一面上，模铸包含氧化硅的密封树脂层。在以另一面成为下侧的方式将多个被切断的衬底收纳在托盘的状态下，对衬底的密封树脂层的表面进行溅镀蚀刻。溅镀蚀刻是使氧化硅的被密封树脂层覆盖的部分的一部分露出。在将衬底收纳在托盘的状态下溅镀金属层。

公开(公告)号：CN110010587A

公开(公告)日：2019-07-12

申请号：CN201910213744.4

申请日：2014-09-05

Applicant: 东芝存储器株式会社

Inventor： 高野勇佑 ,  井本孝志 ,  渡部武志 ,  本间庄一 ,  涩谷克则

IPC: H01L23/552 ,  H01L23/31 ,  H01L21/56 ,  H01L23/29

Abstract: 本发明涉及一种提高屏蔽层与密封树脂层的密接性的半导体装置的制造方法及半导体装置。实施方式的半导体装置的制造方法包括如下步骤：将半导体芯片搭载在配线基板；以将所述半导体芯片密封的方式形成含有无机填充材料的密封树脂层；通过干式蚀刻去除所述密封树脂层的一部分，直至所述无机填充材料的一部分露出为止；以及以至少覆盖所述密封树脂层的方式形成屏蔽层。

公开(公告)号：CN104916645B

公开(公告)日：2018-09-14

申请号：CN201410453794.7

申请日：2014-09-05

Applicant: 东芝存储器株式会社

Inventor： 渡部武志

IPC: H01L27/1157 ,  H01L25/00

Abstract: 本发明涉及半导体装置及半导体装置的制造方法，该半导体装置可提高半导体装置的动作速度，并且缩小安装面积。实施方式的半导体装置具备：配线基板；第1半导体芯片，其设置在配线基板上，且具有第1厚度；第1间隔件及第2间隔件，其等以隔着第1半导体芯片而分离的方式设置在配线基板上，且具有较第1厚度厚的第2厚度；第2半导体芯片，其以重叠在第1半导体芯片的方式设置在第1间隔件及第2间隔件上；密封树脂层，其设于由配线基板、第1间隔件、第2间隔件及第2半导体芯片所包围的区域、及第2半导体芯片的周围。第1间隔件及第2间隔件含有绝缘树脂材料。

公开(公告)号：CN104716272B

公开(公告)日：2018-07-06

申请号：CN201410453121.1

申请日：2014-09-05

Applicant: 东芝存储器株式会社

Inventor： 后藤善秋 ,  井本孝志 ,  渡部武志 ,  高野勇佑 ,  赤田裕亮 ,  唐金祐次 ,  冈山良徳 ,  柳田明彦

IPC: H01L51/56

CPC classification number: H01L21/67333 ,  H01L21/67 ,  H01L21/673 ,  H01L23/552 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48464 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明提供一种可以提高导电性屏蔽层的形成性且可以降低形成成本的半导体装置的制造方法。在实施方式的制造方法中，准备如下部件：多个半导体封装体20，包括作为被处理物而搭载在配线基板上的半导体芯片及密封树脂层；以及托盘21，包括多个被处理物收纳部22。在被处理物收纳部22内，形成着于底部不包含贯通部分的凹陷部30。将半导体封装体20分别配置在多个被处理物收纳部22内。对收纳在托盘21的半导体封装体20溅镀金属材料而形成导电性屏蔽层。

公开(公告)号：CN104716051B

公开(公告)日：2018-01-02

申请号：CN201410444315.5

申请日：2014-09-03

Applicant: 东芝存储器株式会社

Inventor： 渡部武志 ,  井本孝志 ,  高野勇佑 ,  本间庄一 ,  涩谷克则

IPC: H01L21/56

CPC classification number: H01L23/552 ,  H01L21/561 ,  H01L23/295 ,  H01L23/3128 ,  H01L23/544 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0657 ,  H01L2223/54406 ,  H01L2223/54433 ,  H01L2223/54486 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06537 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/1438 ,  H01L2924/15311 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2224/85 ,  H01L2224/32225 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明提供一种具备对于树脂密封面具有良好的密接性的半导体装置的制造方法。将多个半导体元件搭载于配线基板。使用密封树脂将配线基板的搭载着半导体元件的面与多个半导体元件密封。切断被密封的配线基板，分离成各个半导体装置。加热分离后的半导体装置。于加热后的半导体装置的密封树脂表面与配线基板的切断面，通过金属溅镀形成屏蔽层。

公开(公告)号：CN104716074B

公开(公告)日：2017-11-03

申请号：CN201410751756.X

申请日：2014-12-10

Applicant: 东芝存储器株式会社

Inventor： 涩谷克则 ,  井本孝志 ,  本间庄一 ,  渡部武志 ,  高野勇佑

IPC: H01L21/67 ,  H01L21/677

CPC classification number: C23C14/50 ,  C23C14/54 ,  C23C14/56 ,  H01L21/67778 ,  H01L23/552 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供作业性与维护性优异的半导体制造装置。实施方式的半导体制造装置包括：第1搬送部，其将托盘自托盘收纳供给部取出并载置在搬送载体上，且将该搬送载体搬送至溅镀装置，该装置用于粘附电磁波屏蔽过程中使用的溅镀材料。该托盘收纳供给部收纳的托盘中搭载有未屏蔽的半导体封装，且该半导体封装主要负责进行电磁波屏蔽；及第2搬送部，其将载置有托盘的搬送载体自溅镀装置取出并搬送，且将托盘自搬送载体回收并收纳在托盘收纳供给部。该托盘内搭载有已完成电磁波屏蔽的半导体封装。