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公开(公告)号：CN110875353B
公开(公告)日：2022-04-26
申请号：CN201910088405.8
申请日：2019-01-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 周仲彦
IPC: H01L27/24
Abstract: 本发明的实施例提供一种存储器装置及其形成方法。方法包含在衬底上方的下部内连线层上方形成存储单元堆叠，存储单元堆叠包含位于底部金属上方的数据存储层。第一介电层形成在存储单元堆叠上方。第一掩模层形成在第一介电层上方。第一掩模层上覆于第一介电层的中心部分，且使得第一介电层的牺牲部分未经覆盖。根据第一掩模层形成第一介电层的第一刻蚀。金属间介电层形成在存储单元堆叠上方。顶部电极形成于存储单元堆叠上方的金属间介电层内。上部内连线层形成在顶部电极上方。上部内连线层以及下部内连线层包括与顶部电极不同的材料。
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公开(公告)号：CN110875353A
公开(公告)日：2020-03-10
申请号：CN201910088405.8
申请日：2019-01-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 周仲彦
IPC: H01L27/24
Abstract: 本发明的实施例提供一种存储器装置及其形成方法。方法包含在衬底上方的下部内连线层上方形成存储单元堆叠，存储单元堆叠包含位于底部金属上方的数据存储层。第一介电层形成在存储单元堆叠上方。第一掩模层形成在第一介电层上方。第一掩模层上覆于第一介电层的中心部分，且使得第一介电层的牺牲部分未经覆盖。根据第一掩模层形成第一介电层的第一刻蚀。金属间介电层形成在存储单元堆叠上方。顶部电极形成于存储单元堆叠上方的金属间介电层内。上部内连线层形成在顶部电极上方。上部内连线层以及下部内连线层包括与顶部电极不同的材料。
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公开(公告)号：CN109599391A
公开(公告)日：2019-04-09
申请号：CN201811106664.0
申请日：2018-09-21
Applicant: 台湾积体电路制造股份有限公司
Inventor： 周仲彦
IPC: H01L27/01 , H01L23/66 , H01L49/02 , H01L23/528 , H01L21/768
Abstract: 本发明实施例涉及一种半导体结构及其制造方法。本发明实施例的一种半导体结构包含电容器，所述电容器包含第一电极和安置于所述第一电极上方且与所述第一电极电绝缘的第二电极。所述半导体结构还包含延伸穿过所述第一电极且接触所述第一电极的平坦表面的第一导电通路。所述半导体结构进一步包含延伸穿过所述第二电极且接触所述第二电极的平坦表面的第二导电通路。
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公开(公告)号：CN107170818A
公开(公告)日：2017-09-15
申请号：CN201611217952.4
申请日：2016-12-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/778 , H01L29/08 , H01L21/335
CPC classification number: H01L29/7787 , H01L29/2003 , H01L29/41725 , H01L29/41766 , H01L29/66462 , H01L29/778 , H01L29/0843
Abstract: 本发明的实施例提供了半导体器件。半导体器件包括衬底、位于衬底上方的第一III‑V化合物层、位于第一III‑V化合物层上的第一钝化层、源极区和漏极区。源极区穿过第一钝化层以电接触第一III‑V化合物层。漏极区穿过第一钝化层以电接触第一III‑V化合物层。与源极区接触的第一钝化层的侧壁包括阶梯状。
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公开(公告)号：CN107204324B
公开(公告)日：2020-01-03
申请号：CN201611246169.0
申请日：2016-12-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
Abstract: 本发明实施例提供了一种半导体器件。半导体器件包含：半导体衬底；位于半导体衬底上方的第一介电层；位于第一介电层上方的第二介电层；延伸穿过第二介电层的通孔；在通孔的底部并沿着通孔侧壁共形地形成的底部导电层；在底部导电层上方共形地形成的第三介电层；在第三介电层上方共形地形成的上部导电层；在上部导电层上方形成并与该上部导电层连接并填充通孔的上部接触件；其中，上部导电层在上部接触件和第三介电层之间提供扩散阻挡。本发明实施例还公开了一种金属‑绝缘体‑金属(MIM)电容器及关联的制造方法。
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Patent Agency Ranking
公开(公告)号：CN104009034B
公开(公告)日：2017-03-01
申请号：CN201310398148.0
申请日：2013-09-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L29/06 , H01L21/8234 , H01L21/335
CPC classification number: H01L27/088 , H01L21/8252 , H01L27/0605 , H01L27/085 , H01L29/1066 , H01L29/2003 , H01L29/517 , H01L29/66431 , H01L29/66462 , H01L29/66522 , H01L29/778 , H01L29/7786
Abstract: 本发明涉及了包含HEMT和MISFET的半导体装置及其形成方法，其包括第一III-V化合物层。第二III-V化合物层被设置在第一III-V化合物层上且在组分上不同与第一III-V化合物层。第三III-V化合物层被沉积在第二III-V化合物层上且在组分上不同与第二III-V化合物层。源极部件和漏极部件被设置在第三III-V化合物层上的每个MISFET和HEMT区域中。栅电极被设置在位于源极部件和漏极部件之间的第二III-V化合物层之上。栅极电介质层被设置在MISFET区域中的栅电极之下但位于第三III-V化合物层的顶面之上。
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公开(公告)号：CN106241724A
公开(公告)日：2016-12-21
申请号：CN201610008239.2
申请日：2016-01-06
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: B81B7/0041 , B81B2201/0235 , B81B2201/0257 , B81B2201/0264 , B81B2207/012 , B81C1/00293 , B81C3/001 , B81C2203/0109 , B81C2203/0145 , B81C2203/019 , B81C1/00277 , B81B7/0032
Abstract: 本发明实施例提供了具有腔体的微机电系统(MEMS)结构，腔体使用掩模层气密密封。覆盖衬底布置在MEMS衬底上方，覆盖衬底包括可移动元件。覆盖衬底包括布置在可移动元件上方并开口至可移动元件的腔体，并且包括与腔体流体连通的密封开口。掩模层布置在覆盖衬底上方。掩模层突出在密封开口上方并且横向包围布置在密封开口上方的掩模开口。密封层布置在掩模层和掩模开口上方。密封层配置为气密密封腔体。本发明还提供了制造MEMS结构的方法。本发明实施例涉及微机电系统(MEMS)器件的晶圆级气密密封工艺。
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公开(公告)号：CN103383933B
公开(公告)日：2016-04-20
申请号：CN201210552090.6
申请日：2012-12-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L27/06 , H01L21/02 , H01L21/822
CPC classification number: H01L28/91 , H01L21/76832 , H01L21/76879 , H01L21/76897 , H01L23/5223 , H01L23/5226 , H01L23/53295 , H01L27/108 , H01L27/1085 , H01L27/10855 , H01L27/10894 , H01L28/40 , H01L28/90 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种半导体器件，包括半导体衬底，设置在半导体衬底中的隔离结构，设置在隔离结构上方的导电层，设置在隔离结构上方的电容器，该电容器包括顶部电极、底部电极以及设置在顶部电极和底部电极之间的电介质，并且第一接触件将导电层和底部电极电连接，底部电极大体接合在至少两个面上的第一接触件。本发明还公开了半导体器件的制造方法。
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公开(公告)号：CN104009034A
公开(公告)日：2014-08-27
申请号：CN201310398148.0
申请日：2013-09-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L29/06 , H01L21/8234 , H01L21/335
CPC classification number: H01L27/088 , H01L21/8252 , H01L27/0605 , H01L27/085 , H01L29/1066 , H01L29/2003 , H01L29/517 , H01L29/66431 , H01L29/66462 , H01L29/66522 , H01L29/778 , H01L29/7786
Abstract: 本发明涉及了包含HEMT和MISFET的半导体装置及其形成方法，其包括第一III-V化合物层。第二III-V化合物层被设置在第一III-V化合物层上且在组分上不同与第一III-V化合物层。第三III-V化合物层被沉积在第二III-V化合物层上且在组分上不同与第二III-V化合物层。源极部件和漏极部件被设置在第三III-V化合物层上的每个MISFET和HEMT区域中。栅电极被设置在位于源极部件和漏极部件之间的第二III-V化合物层之上。栅极电介质层被设置在MISFET区域中的栅电极之下但位于第三III-V化合物层的顶面之上。
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公开(公告)号：CN107039581B
公开(公告)日：2022-11-29
申请号：CN201611046742.3
申请日：2016-11-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种半导体结构、电极结构及其形成方法，该半导体结构包含：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一底部电极材料沉积，其位于所述扩散势垒层上方；第二底部电极材料沉积，其位于所述第一底部电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二底部电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一底部电极材料沉积与电介质层横向地接触，所述第一底部电极材料沉积将所述扩散势垒层与所述第二底部电极材料沉积间隔开，且N为大于或等于1的整数。还揭露相关联电极结构及方法。
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