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发明公开
半导体装置及其制造方法以及半导体集成电路无效

公开(公告)号：CN1819216A

公开(公告)日：2006-08-16

申请号：CN200610004329.0

申请日：2006-01-24

Applicant: 株式会社瑞萨科技

Inventor： 金本俊几 , 吉田真澄 , 渡边哲也 , 一法师隆志

IPC: H01L27/12 , H01L21/84 , H01L21/76

Abstract: 本发明中在与作为所述PMOS晶体管(QP1)的漏极区域起作用的P型杂质层(P13)在Y方向上相接的分离区域，采用FTI结构。在作为主体区域起作用的N型杂质层(N14、N15、N16)分别经由N型杂质层(N17、N18、N19)且都经过N型杂质层(NL)连接到高电位线(VDL)。N型杂质层(N17、N18、N19)在PTI区域设于SOI衬底的绝缘层和元件分离绝缘膜之间。从而降低寄生于源极区域、漏极区域的结电容，并降低寄生于布线的电容。

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