公开(公告)号：CN1574279A

公开(公告)日：2005-02-02

申请号：CN200410048976.2

申请日：2004-06-11

Applicant: 株式会社瑞萨科技

Inventor： 杉原浩平 ,  太田和伸 ,  尾田秀一 ,  林岳

IPC: H01L21/76 ,  H01L29/78

CPC classification number: H01L21/823481 ,  H01L21/76224 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在依次层叠硅层1、化合物半导体层2、半导体层3的半导体衬底100上设置元件分离结构10a。元件分离结构10a由沟4、半导体膜5、绝缘膜6、7构成。沟4贯通半导体层3并延伸到化合物半导体层2的内部。半导体膜5设于沟4的表面，绝缘膜6设在半导体膜5上。绝缘膜7设于绝缘膜6上，将沟4充填。由于因沟4而露出的化合物半导体层2和绝缘膜6之间隔着半导体膜5，即使在将半导体膜5热氧化而形成绝缘膜6时，化合物半导体层2也不被直接热氧化。从而，提供了可提高半导体装置的元件分离特性的技术。

公开(公告)号：CN1503335A

公开(公告)日：2004-06-09

申请号：CN03132886.5

申请日：2003-07-25

Applicant: 株式会社瑞萨科技

Inventor： 尾田秀一 ,  佐山弘和 ,  太田和伸 ,  杉原浩平

IPC: H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/823814 ,  H01L21/26506 ,  H01L21/28518 ,  H01L21/823835 ,  H01L29/665 ,  H01L29/6659

Abstract: 提供一种半导体器件的制造方法，可以抑制因硅化物的形成而使漏电流增加。将抑制硅化物反应的杂质(抑制杂质)、例如锗从其上面导入源漏区16、36。接着，在源漏区16、36中，使比抑制杂质分布的区域50还浅的区域变成硅化物，在源漏区16、36形成硅化物膜51。通过这样使比抑制杂质分布的区域50还浅的区域变成硅化物，可以抑制硅化物反应向变成硅化物的区域的下方进行，可以降低源漏区16、36和阱区之间的接合漏泄。

公开(公告)号：CN1284217C

公开(公告)日：2006-11-08

申请号：CN03132886.5

申请日：2003-07-25

Applicant: 株式会社瑞萨科技

Inventor： 尾田秀一 ,  佐山弘和 ,  太田和伸 ,  杉原浩平

IPC: H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/823814 ,  H01L21/26506 ,  H01L21/28518 ,  H01L21/823835 ,  H01L29/665 ,  H01L29/6659

Abstract: 提供一种半导体器件的制造方法，可以抑制因硅化物的形成而使漏电流增加。将抑制硅化物反应的杂质(抑制杂质)、例如锗从其上面导入源漏区(16、36)。接着，在源漏区(16、36)中，使比抑制杂质分布的区域(50)还浅的区域变成硅化物，在源漏区(16、36)形成硅化物膜(51)。通过这样使比抑制杂质分布的区域(50)还浅的区域变成硅化物，可以抑制硅化物反应向变成硅化物的区域的下方进行，可以降低源漏区(16、36)和阱区之间的接合漏泄。

公开(公告)号：CN1531038A

公开(公告)日：2004-09-22

申请号：CN200310116376.0

申请日：2003-11-19

Applicant: 株式会社瑞萨科技

Inventor： 西田征男 ,  太田和伸

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供一种在栅电极的侧面形成所期望形状的凹口的技术。在半导体衬底(1)上，依次层叠栅绝缘膜(4)、多晶硅膜(5)、多晶硅膜(7)以及氮化硅膜(9)。多晶硅膜(5、7)均含磷，多晶硅膜(5)具有磷浓度高于多晶硅膜(7)的区域。然后，对多晶硅膜(5、7)和氮化硅膜(9)进行局部刻蚀，在栅绝缘膜(4)上形成栅电极(10n、10p、40n、40p)。此时，在多晶硅膜(5)中的磷浓度高于多晶硅膜(7)的磷浓度的区域，其刻蚀速度快于在多晶硅膜(7)的刻蚀速度，因此，在栅电极(10p、40n、40p)侧面的底部形成凹口。