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1.发明申请3차원 단일 집적 저온 공정 기술을 위한 소스와 드레인 컨택의 금속-유전층-반도체 구조 및 그 제조 방법 审中-公开三维单组件低温工艺技术及其制造方法的漏电触头的金属 - 电介质层 - 半导体结构
公开(公告)号：WO2016137123A1
公开(公告)日：2016-09-01
申请号：PCT/KR2016/000700
申请日：2016-01-22
Applicant: 고려대학교 산학협력단 , 인하대학교 산학협력단
IPC: H01L29/49 , H01L29/66 , H01L21/314
Abstract: 본 발명은 소스 또는 드레인이 형성되는 반도체 소자에 관한 것으로, 반도체층, 반도체 소자의 소스 또는 드레인을 형성하는 금속층, 및 상기 금속층과 상기 반도체층 사이에 형성되는 유전층을 포함함으로써, 저온 공정만으로 낮은 컨택 저항을 구현하는 반도체 소자를 제공할 수 있다.
Abstract translation: 本发明涉及其中形成源极或漏极的半导体器件，并且可以提供一种半导体器件，其包括半导体层，形成半导体器件的源极或漏极的金属层和形成的介电层 在金属层和半导体层之间。 因此，半导体器件只能通过低温工艺实现低接触电阻。
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公开(公告)号：KR102235755B1
公开(公告)日：2021-04-08
申请号：KR1020190082104A
申请日：2019-07-08
Applicant: 고려대학교 산학협력단
IPC: H01L29/788 , H01L21/02 , H01L21/768 , H01L29/66 , H01L29/778 , H01L29/78 , H01L29/808
CPC classification number: H01L29/788 , H01L21/0228 , H01L21/76838 , H01L29/66825 , H01L29/778 , H01L29/785 , H01L29/8083
Abstract: 본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 소자는 기본 소자, 상기 기본 소자의 적어도 일 방향에 형성되는 중간층 및 상기 기본 소자에 대향하는 방향에서 상기 중간층에 형성되는 금속층을 포함할 수 있으며, 중간층 내부에는 중간층에 대한 전압의 인가에 따라서 전도성 필라멘트가 생성될 수 있다.
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公开(公告)号：KR101794714B1
公开(公告)日：2017-11-08
申请号：KR1020160032842
申请日：2016-03-18
Applicant: 고려대학교 산학협력단 , 인하대학교 산학협력단
IPC: H01L21/8238 , H01L21/02 , H01L29/10 , H01L29/417
Abstract: 본발명의제1 실시예에따른반도체소자는, 채널영역, 고농도로도핑된 소스영역및 드레인영역을포함한반도체기판; 상기반도체기판의채널영역상에형성된게이트구조체; 상기반도체기판상의소스영역및 드레인영역에형성된제1 중간층; 상기제1 중간층상에형성된제2 중간층; 및상기제2 중간층상에금속물질로형성된소스전극및 드레인전극을포함한다. 본발명은접촉저항감소를위한반도체표면공정기술로써금속과반도체사이에고 유전율의산화물을이중중간층으로형성하여반도체표면에서의접촉저항을감소할수 있다.
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公开(公告)号：KR1020170125148A
公开(公告)日：2017-11-14
申请号：KR1020160054551
申请日：2016-05-03
Applicant: 고려대학교 산학협력단 , 인하대학교 산학협력단 , 한양대학교 산학협력단
IPC: H01L21/768 , H01L21/02 , H01L21/18 , H01L21/762 , H01L21/78 , H01L21/268 , H01L21/265 , H01L27/108
Abstract: 본발명의실시예에따른반도체소자의 3차원적층구조형성방법은제1웨이퍼상에실리콘층(Si층)을적층하는방식으로제조되는 3차원적층구조형성방법으로서, 제2웨이퍼에집적회로를형성하기위한공정중 적어도일부공정을수행하는단계, 상기제2웨이퍼상에글라스기판을본딩하는단계, 상기제2웨이퍼에서상기글라스기판과결합되어있고, 집적회로를형성하기위한공정의적어도일부공정이수행된상기실리콘층을분리하는단계, 상기실리콘층을상기제1웨이퍼에전사하는단계를포함한다.
Abstract translation: 一种三维层状结构形成根据本发明的一个实施例的半导体器件是三维层叠结构形成方法以这样的方式作出一个第一晶片上层压的硅层（Si层），该集成电路到第二晶片 用于形成与第二晶片上的玻璃基板结合的集成电路的工艺的至少一部分包括以下步骤： 分离所执行的硅层，并将硅层转移到第一晶片。
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公开(公告)号：KR101784489B1
公开(公告)日：2017-10-12
申请号：KR1020160046062
申请日：2016-04-15
Applicant: 고려대학교 산학협력단 , 인하대학교 산학협력단 , 한양대학교 산학협력단
IPC: H01L29/423 , H01L29/49 , H01L29/66 , H01L21/3105 , H01L21/306
Abstract: 본발명의다층구조를갖는반도체소자는, 수용웨이퍼상에형성되고수직으로이격된복수의채널층으로구성된게이트영역; 상기게이트영역의양측에각각형성되어상기채널층들과연결된소스/드레인영역들; 상기소스/드레인영역의각 층과층 사이에형성된선택적식각층을포함하는점에그 특징이있다. 본발명은게이트올 어라운드형반도체소자의다층구조를형성하는데 있어서공정과정을단순화하여시간및 비용을줄일수 있다.
Abstract translation: 本发明的具有多层结构的半导体器件包括：形成在接收晶片上并由多个垂直隔开的沟道层组成的栅极区; 形成在栅极区两侧并连接到沟道层的源极/漏极区; 并且在各个层与源极/漏极区域之间形成可选的蚀刻层。 本发明简化了形成栅极 - 圆形半导体器件的多层结构的过程，从而减少了时间和成本。
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Patent Agency Ranking6.发明公开3차원 단일 집적 저온 공정 기술을 위한 소스와 드레인 컨택의 금속-유전층-반도체 구조 및 그 제조 방법 有权采用单片三维积分技术和制造方法的低温制造的源极/漏极接触器上的金属 - 层间半导体结构
公开(公告)号：KR1020160103283A
公开(公告)日：2016-09-01
申请号：KR1020150025561
申请日：2015-02-24
Applicant: 고려대학교 산학협력단 , 인하대학교 산학협력단
IPC: H01L29/49 , H01L29/66 , H01L21/314
CPC classification number: H01L29/49 , H01L29/66 , H01L29/66409
Abstract: 본발명은소스또는드레인이형성되는반도체소자에관한것으로, 반도체층, 반도체소자의소스또는드레인을형성하는금속층, 및상기금속층과상기반도체층사이에형성되는유전층을포함함으로써, 저온공정만으로낮은컨택저항을구현하는반도체소자를제공할수 있다.
Abstract translation: 本发明涉及形成源极或漏极的半导体器件。 半导体器件包括：半导体层; 形成半导体器件的源极或漏极的金属层; 以及形成在所述金属层和所述半导体层之间的电介质层。 因此，仅通过低温工艺提供实现低接触电阻的半导体器件。
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公开(公告)号：KR101794192B1
公开(公告)日：2017-11-06
申请号：KR1020150025561
申请日：2015-02-24
Applicant: 고려대학교 산학협력단 , 인하대학교 산학협력단
IPC: H01L29/49 , H01L29/66 , H01L21/314
Abstract: 본발명은소스또는드레인이형성되는반도체소자에관한것으로, 반도체층, 반도체소자의소스또는드레인을형성하는금속층및 상기금속층과상기반도체층사이에형성되는유전층을포함하고, 상기유전층은 ALD(Atomic Layer Deposition) 공정방식을통해도핑되되, 상기 ALD 공정의원료공급주기의횟수를제어하여상기유전층의도핑농도를조절함으로써, 저온공정만으로낮은컨택저항을구현하는반도체소자를제공할수 있다.
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公开(公告)号：KR1020170109170A
公开(公告)日：2017-09-28
申请号：KR1020160032842
申请日：2016-03-18
Applicant: 고려대학교 산학협력단 , 인하대학교 산학협력단
IPC: H01L21/8238 , H01L21/02 , H01L29/10 , H01L29/417
CPC classification number: H01L21/823814 , H01L21/02472 , H01L21/823807 , H01L21/823871 , H01L29/1025 , H01L29/41725
Abstract: 본발명의제1 실시예에따른반도체소자는, 채널영역, 고농도로도핑된 소스영역및 드레인영역을포함한반도체기판; 상기반도체기판의채널영역상에형성된게이트구조체; 상기반도체기판상의소스영역및 드레인영역에형성된제1 중간층; 상기제1 중간층상에형성된제2 중간층; 및상기제2 중간층상에금속물질로형성된소스전극및 드레인전극을포함한다. 본발명은접촉저항감소를위한반도체표면공정기술로써금속과반도체사이에고 유전율의산화물을이중중간층으로형성하여반도체표면에서의접촉저항을감소할수 있다.
Abstract translation: 根据本发明第一实施例的半导体器件包括：包括沟道区，重掺杂源极区和漏极区的半导体衬底; 形成在半导体衬底的沟道区上的栅极结构; 第一中间层，形成在半导体衬底上的源极区域和漏极区域上; 形成在第一中间层上的第二中间层; 以及在第二中间层上由金属材料形成的源电极和漏电极。 本发明可以在金属和电介质自我中间层作为表面半导体工艺技术之间的半导体的用于减小接触电阻降低接触电阻eseoui半导体表面的双氧化物的形成。
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公开(公告)号：WO2021206219A1
公开(公告)日：2021-10-14
申请号：PCT/KR2020/007864
申请日：2020-06-17
Applicant: 고려대학교 산학협력단
Abstract: 본 발명의 일 실시예 따른 트랜지스터는 게이트 전극, 상기 게이트 전극 상에 제공된 게이트 절연막, 상기 게이트 절연막 상에 제공되며, 전자를 갖는 유기 물질로 구성되는 유기 도펀트층, 상기 유기 도펀트층 상에 제공된 2차원 반도체층, 상기 2차원 반도체층 상에 제공된 소스 전극 및 상기 2차원 반도체층 상에 제공되며, 상기 소스 전극과 이격된 드레인 전극을 포함한다. 본 발명은 유기 도펀트층을 포함하는 2차원 반도체 트랜지스터를 통해 2차원 반도체 트랜지스터의 히스테리시스를 감소시킬 수 있다.
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公开(公告)号：WO2021194116A1
公开(公告)日：2021-09-30
申请号：PCT/KR2021/002637
申请日：2021-03-03
Applicant: 고려대학교 산학협력단
IPC: G06F30/398 , G06F117/12
Abstract: 본 출원의 일 실시예에 따른 트랩 분석 모델링 시스템은 가상의 이종접합 모델에 대한 원자 단위 모델링을 수행하여, 적어도 하나의 계면 상태 밀도를 획득하는 제1 모델링부, 상기 적어도 하나의 계면 상태 밀도에 기초하여, 트랩 정보를 획득하는 데이터 처리부 및 상기 트랩 정보를 소자 시뮬레이션에 로드하여, 상기 가상의 이종접합 모델에 대한 트랩의 영향 정도를 모델링하는 제2 모델링부를 포함한다.
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