公开(公告)号：KR1020100040255A

公开(公告)日：2010-04-19

申请号：KR1020090094580

申请日：2009-10-06

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나까바야시하지메 ,  아카사카야스시

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28282 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: PURPOSE: A memory device is provided to increase the time for maintaining data by suppressing the leakage of electrons due to a tunnel effect from an electric charge trapping layer. CONSTITUTION: A gate insulation layer(15) is closely arranged to a silicon layer(11). A gate electrode is closely arranged to the gate insulation layer. The gate insulation layer includes a tunnel oxide layer(12), a electric charge trapping layer(13) and a block oxide layer(14). The gate electrode is formed on the block oxide layer. The silicon layer includes a sandwiched part by the gate insulation layer.

Abstract translation: 目的：提供一种存储装置，通过抑制由于电荷捕获层引起的隧道效应而导致的电子泄漏，从而增加维持数据的时间。 构成：栅极绝缘层（15）紧密地布置在硅层（11）上。 栅电极与栅绝缘层紧密配合。 栅极绝缘层包括隧道氧化物层（12），电荷俘获层（13）和块状氧化物层（14）。 栅电极形成在块状氧化物层上。 硅层包括通过栅极绝缘层的夹层部分。

公开(公告)号：KR101133670B1

公开(公告)日：2012-04-12

申请号：KR1020090094580

申请日：2009-10-06

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나까바야시하지메 ,  아카사카야스시

IPC: H01L21/8247 ,  H01L27/115

Abstract: 전하 트랩층으로부터의 터널 효과에 의한 전자의 누설를 억제할 수 있어 데이터 유지 시간의 장기화를 도모할 수 있고, 또한 터널 산화막의 박막화를 가능하게 하여 데이터 기입 속도의 향상을 도모할 수 있는 메모리 장치를 제공한다. 실리콘층과, 실리콘층과 접하여 설치된 게이트 절연막과, 게이트 절연막에 접하여 설치된 게이트 전극을 가지는 메모리 소자를 구비한 메모리 장치에 있어서, 게이트 절연막은 터널 산화막, 전하 트랩막, 블록 산화막의 3 층을 적층하여 구성된 게이트 절연막이며, 게이트 전극은 블록 산화막 상에 형성된 게이트 전극으로서, 실리콘층이 당해 실리콘층의 두께가 2 nm 이상 14 nm 이하가 되도록 게이트 절연막에 의해 샌드위치된 부분, 또는 게이트 절연막과 다른 절연막에 의해 샌드위치된 부분을 가진다.

Abstract translation: 目的：提供一种存储装置，通过抑制由于电荷俘获层的隧道效应引起的电子泄漏而增加维持数据的时间。 构成：栅极绝缘层（15）与硅层（11）紧密排列。 栅极与栅极绝缘层紧密排列。 栅绝缘层包括隧道氧化层（12），电荷俘获层（13）和块氧化层（14）。 栅电极形成在块氧化物层上。 硅层包括由栅极绝缘层夹持的部分。

公开(公告)号：KR100957820B1

公开(公告)日：2010-05-13

申请号：KR1020080004402

申请日：2008-01-15

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나까바야시하지메 ,  스가와라타쿠야 ,  고바야시타카시 ,  키타가와쥰이치 ,  타나까요시츠구

IPC: H01L21/335 ,  H01L21/302

CPC classification number: H01L29/66818

Abstract: SOI 웨이퍼를 이용하여 언더컷(Under Cut)의 형성이 억제된 핀(fin)형 전계 효과 트랜지스터를 간단하고 확실하게 제조할 수 있는 방법을 제공한다.
SOI 웨이퍼를 이용하여 단결정 실리콘층(3)을 하지(下地)의 매립 산화물층(2)이 노출될 때까지 선택적으로 건식 에칭하여 핀 형상의 돌기부(5)를 형성하고, 돌기부(5)에 발생된 데미지를 포함하는 표면을 산화하여 희생 산화막(6)을 형성하고, 이 희생 산화막(6)을 에칭에 의해 제거하여 깨끗한 표면을 갖는 핀을 형성하고, 핀형 전계 효과 트랜지스터를 제조함에 있어서, 에칭 시에 희생 산화막(6)의 에칭 속도(r
1 )가 매립 산화물층(2)의 에칭 속도(r
2 )보다도 높아지도록 한다.

公开(公告)号：KR1020120136295A

公开(公告)日：2012-12-18

申请号：KR1020120060317

申请日：2012-06-05

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나까바야시하지메 ,  오야마겐이찌 ,  히로따요시히로

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/1683 ,  G11C13/0004 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1226 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/143

Abstract: PURPOSE: A phase change memory and a manufacturing method thereof are provided to form the phase change memory with high reliability at low costs by forming a GeSbTe film through sputtering. CONSTITUTION: Insulating layers(16,20) are formed on a substrate(11). An electrode layer(13a) having one pole and an electrode layer(18a) having another pole are installed in the insulating layer. An opening part(25) is installed on the upper part of the insulating layer. A phase change part(33) is formed parallel to a surface of the substrate along a respective side of the opening part. The phase change part is formed by GeSbTe or AgInSbTe. [Reference numerals] (AA) Current direction; (BB) Hole flow direction

Abstract translation: 目的：提供相变存储器及其制造方法，以通过溅射形成GeSbTe膜，以低成本形成高可靠性的相变存储器。 构成：在衬底（11）上形成绝缘层（16,20）。 具有一极的电极层（13a）和具有另一极的电极层（18a）安装在绝缘层中。 绝缘层的上部安装有开口部（25）。 相变部分（33）沿着开口部分的相应侧与基板的表面平行地形成。 相变部由GeSbTe或AgInSbTe形成。 （标号）（AA）电流方向; （BB）孔流动方向

公开(公告)号：KR1020080067970A

公开(公告)日：2008-07-22

申请号：KR1020080004402

申请日：2008-01-15

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 나까바야시하지메 ,  스가와라타쿠야 ,  고바야시타카시 ,  키타가와쥰이치 ,  타나까요시츠구

IPC: H01L21/335 ,  H01L21/302

CPC classification number: H01L29/66818

Abstract: A method of manufacturing a fin-type field effect transistor is provided to remove an undercut by etching a sacrificial oxide layer before etching a buried oxide layer. A buried oxide layer(2) made of an insulating material is formed on a Si substrate(1). A single crystalline silicon layer is formed on the buried oxide layer. A fin-shaped protrusion is formed by dry-etching selectively a single crystalline silicon layer until the underlying buried oxide layer is exposed. A sacrificial oxide layer is formed by oxidizing a surface of the protrusion including a damage. A fin(7) having a clean surface is formed by removing the sacrificial oxide layer by performing an etch process. An etching speed of the sacrificial oxide layer is higher than an etching speed of the buried oxide layer during the etch process.

Abstract translation: 提供一种制造鳍式场效应晶体管的方法，以在蚀刻掩埋氧化物层之前蚀刻牺牲氧化物层以去除底切。 在Si衬底（1）上形成由绝缘材料制成的掩埋氧化物层（2）。 在掩埋氧化物层上形成单晶硅层。 通过选择性地干法蚀刻单晶硅层直到下面的掩埋氧化物层露出来形成鳍状突起。 牺牲氧化物层通过氧化包括损伤的突起的表面而形成。 通过执行蚀刻工艺去除牺牲氧化物层，形成具有干净表面的翅片（7）。 牺牲氧化物层的蚀刻速度高于蚀刻工艺期间的掩埋氧化物层的蚀刻速度。