公开(公告)号：KR1020090084807A

公开(公告)日：2009-08-05

申请号：KR1020097004260

申请日：2008-10-23

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이이치

IPC: H01L21/027 ,  H01L21/3065 ,  H01L21/00

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L22/14 ,  H01L2924/0002 ,  G03F7/70625 ,  H01L2924/00

Abstract: A feedforward control is performed so that a line width of a mask constituted by an Si3N4 layer 102 formed by using a photoresist 105b as a mask is to be the same as a line width of a mask pattern constituted by an SiO2 layer 103 based on a measured line width of the photoresist 105b and the measured line width of the mask pattern constituted by the SiO2 layer 103. For example, a control of a trimming amount of the line width of the photoresist 105b is performed so that the line width of the photoresist 105b is to be the same as the line width of the mask pattern constituted by the SiO2 layer 103. ® KIPO & WIPO 2009

Abstract translation: 执行前馈控制，使得由通过使用光致抗蚀剂105b作为掩模形成的由Si 3 N 4层102构成的掩模的线宽度将与由基于SiO 2的SiO 2层103构成的掩模图案的线宽相同 测量光致抗蚀剂105b的线宽以及由SiO 2层103构成的掩模图案的测量线宽。例如，对光致抗蚀剂105b的线宽进行修整量的控制，使得光致抗蚀剂的线宽 105b与由SiO2层103构成的掩模图案的线宽相同。®KIPO＆WIPO 2009

公开(公告)号：KR100967924B1

公开(公告)日：2010-07-06

申请号：KR1020080056158

申请日：2008-06-16

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이이치

IPC: H01L21/027 ,  H01L21/00

Abstract: (과제) 종래에 비하여 공정의 간략화와 제조 비용의 저감을 도모할 수 있어, 생산성의 향상을 도모할 수 있는 반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어 프로그램 및, 프로그램 기억 매체를 제공한다.
(해결 수단) 포토레지스트(103)의 패턴의 위에 SiO
2 막(104)을 성막하는 성막 공정과, SiO
2 막(104)을 포토레지스트(103)의 패턴의 측벽부에만 남도록 에칭하는 에칭 공정과, 포토레지스트(103)의 패턴을 제거하여 SiO
2 막(104)의 패턴을 형성하는 공정을 구비하고 있다.
반도체 장치, 성막, 에칭

公开(公告)号：KR1020090032939A

公开(公告)日：2009-04-01

申请号：KR1020080056159

申请日：2008-06-16

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이이치

IPC: H01L21/027 ,  H01L21/302

CPC classification number: H01L21/32139 ,  H01L21/0337

Abstract: A method and an apparatus for manufacturing a semiconductor apparatus, and a storage medium for program are provided to improve the productivity by simplifying the fabricating process. An organic film(102) is formed on the upper part of a poly silicon layer(101) as the etched layer. An SOG film(103) consisting of the inorganic material is formed on the organic film as the anti-reflective layer. The photoresist(104) is formed on the SOG film. The photoresist is patterned by the exposure and development process. The photoresist becomes the trimming by using the plasma including the oxygen gas or the nitrogen gas etc. The SOG film is etched. The organic film is etched by using the SOG film as a mask. The organic film is performed by the plasma etching process of using the plasma including the oxygen gas or the nitrogen gas etc. An SiO2 film(105) is formed. The poly silicon layer of the lower layer is etched by using the pattern of the SiO2 film as a mask.

Abstract translation: 提供了用于制造半导体装置的方法和装置以及用于程序的存储介质，以通过简化制造过程来提高生产率。 在作为蚀刻层的多晶硅层（101）的上部形成有机膜（102）。 在有机膜上形成由无机材料构成的SOG膜（103）作为抗反射层。 光致抗蚀剂（104）形成在SOG膜上。 通过曝光和显影过程对光致抗蚀剂进行图案化。 光致抗蚀剂通过使用包含氧气或氮气等的等离子体进行修整。蚀刻SOG膜。 通过使用SOG膜作为掩模蚀刻有机膜。 有机膜通过使用包含氧气或氮气等的等离子体蚀刻工艺进行。形成SiO 2膜（105）。 通过使用SiO 2膜的图案作为掩模来蚀刻下层的多晶硅层。

公开(公告)号：KR1020090032938A

公开(公告)日：2009-04-01

申请号：KR1020080056158

申请日：2008-06-16

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이이치

IPC: H01L21/027 ,  H01L21/00

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/0338

Abstract: A method and a device for manufacturing a semiconductor apparatus, and a storage medium for program are provided to improve the productivity by simplifying the manufacturing process. A reflection barrier layer(102) consisting of the organic material is formed on the upper part of a poly silicon layer(101). A photoresist(103) is formed on the upper part of the reflection barrier layer. The photoresist is patterned by the exposure and development process. The line width of photoresist is reduced by trimming the photoresist. An anti-reflective layer is etched by performing the plasma etching process using the oxygen plasma. An SiO2 film(104) is layered by performing the deposition process. The SiO2 film is remained at the sidewall part of the pattern of the photoresist pattern by etching the SiO2 film. The photoresist pattern is removed by performing the ashing process using the oxygen plasma. The poly silicon layer of the lower layer is etched by using the pattern of the siO2 film.

Abstract translation: 提供了用于制造半导体装置的方法和装置以及用于程序的存储介质，以通过简化制造过程来提高生产率。 在多硅层（101）的上部形成由有机材料构成的反射阻挡层（102）。 在反射阻挡层的上部形成有光致抗蚀剂（103）。 通过曝光和显影过程对光致抗蚀剂进行图案化。 通过修整光致抗蚀剂来降低光致抗蚀剂的线宽。 通过使用氧等离子体进行等离子体蚀刻工艺来蚀刻抗反射层。 通过进行沉积工艺层叠SiO 2膜（104）。 通过蚀刻SiO 2膜，SiO 2膜保留在光致抗蚀剂图案的图案的侧壁部分。 通过使用氧等离子体进行灰化处理来去除光刻胶图案。 通过使用siO2膜的图案来蚀刻下层的多晶硅层。

公开(公告)号：KR101807558B1

公开(公告)日：2017-12-11

申请号：KR1020110060614

申请日：2011-06-22

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  모치키히로마사

IPC: H01L21/3065

CPC classification number: H01L21/6719 ,  H01J37/32091 ,  H01J37/32146 ,  H01J37/32165 ,  H01L21/3065

Abstract: 양이온에의한에칭효율을저하시키지않고, 음이온을유효하게이용하여전체적으로에칭효율을높일수 있는기판처리방법을제공한다. 플라즈마 RF 및바이어스 RF를각각펄스파로서인가하고, 플라즈마 RF 및바이어스 RF를모두인가하여플라즈마중의양이온에의해기판에에칭처리를실시하는양이온에칭단계(3b)와, 플라즈마 RF 및바이어스 RF의인가를모두정지하여처리실내에서음이온을발생시키는음이온생성단계(3c)와, 플라즈마 RF의인가를정지하고, 바이어스 RF를인가하여음이온을기판으로인입하는음이온인입단계(3a)를차례로반복하고, 바이어스 RF의듀티비를플라즈마 RF의듀티비보다크게한다.

Abstract translation: 本发明提供一种基板处理方法，其能够有效地利用阴离子且整体上提高蚀刻效率而不降低阳离子的蚀刻效率。 分别施加作为脉冲波等离子体RF及一偏压RF，所有的等离子体的RF及一偏压RF是由阳离子在等离子体中施加到阳离子蚀刻步骤（3b）中，以蚀刻工艺以在基板，等离子体RF的应用和偏置RF 负离子发生步骤3c，用于通过停止所有的负离子并停止施加等离子体RF并将负离子RF施加到基板以重复负离子引入步骤3a来在处理室中产生负离子， 等离子体RF的占空比大于等离子体RF的占空比。

公开(公告)号：KR101203201B1

公开(公告)日：2012-11-21

申请号：KR1020117000533

申请日：2009-02-26

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이치

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76816 ,  H01L27/11521

Abstract: 반도체 장치의 제조 방법은, 기판 상의 피에칭층 상에 제 1 유기막 패턴을 형성하는 공정과, 제 1 유기막 패턴을 등방적으로 피복하는 산화 실리콘막을 성막하는 공정과, 산화 실리콘막을 에칭하여 제 1 유기막 패턴의 라인부의 폭이 라인부의 표면을 등방적으로 피복하는 산화 실리콘막의 두께와 일정한 비율이 되도록 형성하는 공정과, 산화 실리콘막을 피복하는 제 2 유기막 패턴을 형성하는 공정과, 제 2 유기막 패턴으로 피복된 영역에서 측면부에 산화 실리콘막을 포함하는 제 2 마스크 패턴을 형성하는 공정과, 제 2 유기막 패턴으로 피복된 영역 이외의 영역에서 산화 실리콘막이 짝수 배열되어 이루어지는 제 3 마스크 패턴을 형성하는 공정을 가진다.

Abstract translation: 一种用于制造半导体装置中，通过第一蚀刻而形成有机层图案，根据权利要求的在基材上覆盖所述有机膜图案各向同性，氧化硅膜被蚀刻的层上形成第一氧化硅膜的工序的工序的方法 1个步骤的有机薄膜图案的线的宽度形成，使得所述线部分表面各向同性的氧化硅膜的厚度和以恒定速率与涂层，以及形成覆盖氧化硅膜的第二有机层图案的步骤中，第二 以及形成第二掩模图案包括在覆盖有图案膜的区域的侧面氧化硅的有机膜的步骤，并且所述第二是偶数氧化硅膜被布置在比覆盖有有机膜图案的区域以外的区域上形成第三掩模图案 形成的步骤。

公开(公告)号：KR1020110139660A

公开(公告)日：2011-12-29

申请号：KR1020110060614

申请日：2011-06-22

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  모치키히로마사

IPC: H01L21/3065

CPC classification number: H01L21/6719 ,  H01J37/32091 ,  H01J37/32146 ,  H01J37/32165 ,  H01L21/3065 ,  H01L21/02 ,  H01L21/203 ,  H01L21/205 ,  H01L21/302 ,  H01L21/30621 ,  H01L21/324 ,  H01L21/76825 ,  H01L21/76826 ,  H05H1/46

Abstract: PURPOSE: A plasma processing method is provided to increase etching efficiency by performing etching over sufficient time. CONSTITUTION: A plasma processing method, a source RF and a bias RF are applied as a pulse wave is comprised of steps: stopping the supplying a source RF and a bias RF in anion-generation step(3c); supplying only bias RF in implanting anion(3a); and supplying the source RF and bias RF in etching a positive ion(3b).

Abstract translation: 目的：提供等离子体处理方法，以通过在足够的时间内进行蚀刻来提高蚀刻效率。 构成：等离子体处理方法，源RF和偏置RF作为脉冲波应用包括以下步骤：在阴离子产生步骤（3c）中停止供应源RF和偏置RF; 在注入阴离子（3a）中仅提供偏置RF; 以及在蚀刻正离子（3b）时提供源RF和偏压RF。

公开(公告)号：KR1020110028346A

公开(公告)日：2011-03-17

申请号：KR1020117000533

申请日：2009-02-26

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이치

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76816 ,  H01L27/11521 ,  H01L21/0274

Abstract: 반도체 장치의 제조 방법은, 기판 상의 피에칭층 상에 제 1 유기막 패턴을 형성하는 공정과, 제 1 유기막 패턴을 등방적으로 피복하는 산화 실리콘막을 성막하는 공정과, 산화 실리콘막을 에칭하여 제 1 유기막 패턴의 라인부의 폭이 라인부의 표면을 등방적으로 피복하는 산화 실리콘막의 두께와 일정한 비율이 되도록 형성하는 공정과, 산화 실리콘막을 피복하는 제 2 유기막 패턴을 형성하는 공정과, 제 2 유기막 패턴으로 피복된 영역에서 측면부에 산화 실리콘막을 포함하는 제 2 마스크 패턴을 형성하는 공정과, 제 2 유기막 패턴으로 피복된 영역 이외의 영역에서 산화 실리콘막이 짝수 배열되어 이루어지는 제 3 마스크 패턴을 형성하는 공정을 가진다.

公开(公告)号：KR100967925B1

公开(公告)日：2010-07-06

申请号：KR1020080056159

申请日：2008-06-16

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이이치

IPC: H01L21/027 ,  H01L21/302

CPC classification number: H01L21/32139 ,  H01L21/0337

Abstract: (과제) 종래에 비하여 공정의 간략화와 제조 비용의 저감을 도모할 수 있어, 생산성의 향상을 도모할 수 있는 반도체 장치의 제조 방법, 반도체 장치의 제조 장치, 제어 프로그램 및 프로그램 기억 매체를 제공한다.
(해결 수단) 유기막(102)의 패턴의 위에 SiO
2 막(105)을 성막하는 성막 공정과, SiO
2 막(105)을 유기막(102)의 패턴의 측벽부에만 남도록 에칭하는 에칭 공정과, 유기막(102)의 패턴을 제거하여 SiO
2 막(105)의 패턴을 형성하는 공정을 구비하고 있다.
반도체 장치, 성막, 에칭

Abstract translation: （任务）可以减少用于简化相比于传统的过程的制造成本，提供了一种制造这样可以提高生产率，用于半导体器件，控制程序和程序存储介质的制造装置的半导体装置的制造方法。

公开(公告)号：KR1020100065007A

公开(公告)日：2010-06-15

申请号：KR1020090015192

申请日：2009-02-24

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 야츠다코이치 ,  니시무라에이이치

IPC: H01L21/768 ,  H01L21/3205 ,  H01L21/28

CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31138 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76816 ,  Y10S438/948 ,  Y10S438/975

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to precisely form a CD of patterns of a trench and a via when forming the pattern of a multilayer wiring of copper by forming the trench and the via below a resolution limit with a dual damascene method. CONSTITUTION: A first hard mask layer and a second hard mask layer are formed on a layer to be etched(S11). A mask pattern for forming a trench, which is comprised of a second mask layer and include a first pitch, is formed as an etching mask when forming a pattern of the trench(S12). A first hard mask layer is etched using a second resist layer with an opening formed with a fourth pitch and a second resist pattern which is composed of a first organic layer with a smaller opening than that of a second resist layer and is connected to the opening of the second resist layer(S15-S17).

Abstract translation: 目的：提供一种制造半导体器件的方法，以通过以双镶嵌法形成沟槽和通孔低于分辨率极限来形成铜的多层布线的图案时，精确地形成沟槽和通孔的图案的CD 。 构成：在被蚀刻层上形成第一硬掩模层和第二硬掩模层（S11）。 在形成沟槽的图案时，形成用于形成沟槽的掩模图案作为蚀刻掩模，其由第二掩模层构成并包括第一间距（S12）。 使用具有由第四间距形成的开口的第二抗蚀剂层和由具有比第二抗蚀剂层的开口小的第一有机层构成的第二抗蚀剂图案来蚀刻第一硬掩模层，并且连接到开口 的第二抗蚀剂层（S15-S17）。