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公开(公告)号：KR101158950B1
公开(公告)日：2012-06-21
申请号：KR1020077002175
申请日：2005-06-30
Applicant: 도쿄엘렉트론가부시키가이샤
IPC: H01L21/66
CPC classification number: H01L22/20 , H01L21/32139 , H01L2924/0002 , H01L2924/00
Abstract: This method includes a method for etch processing that allows the bias between isolated and nested structures/features to be adjusted, correcting for a process wherein the isolated structures/features need to be smaller than the nested structures/features and wherein the nested structures/features need to be reduced relative to the isolated structures/features, while allowing for the critical control of trimming.
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2.发明公开반도체 처리 시스템 작동 방법 및 반도체 처리 도구 작동 방법 有权ISO / NESTED CASCADING TRIM CONTROL WITH MODEL FEEDBACK UPDATES
公开(公告)号：KR1020070052746A
公开(公告)日：2007-05-22
申请号：KR1020077002175
申请日：2005-06-30
Applicant: 도쿄엘렉트론가부시키가이샤
IPC: H01L21/66
CPC classification number: H01L22/20 , H01L21/32139 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명의 방법은 격리 구조물/피쳐와 내포 구조물/피쳐 간의 바이어스가 조정되게 하는 에칭 처리 방법, 임계 트리밍 제어를 가능하게 하면서 격리 구조물/피쳐가 내포 구조물/피쳐보다 더 작게 될 필요가 있고 내포 구조물/피쳐가 격리 구조물/피쳐에 비하여 감소될 필요가 있는 처리의 보정 방법을 포함한다.
반도체 웨이퍼 처리, 격리 구조물, 내포 구조물
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